MOL và BEOL: tiếp xúc, dây đồng và damascene

Kim loại chạm thẳng vào silicon cho điện trở tiếp xúc khá lớn; silicide làm nhỏ điện trở đó. Kim loại phủ lên cả thành lỗ và mặt ô xít; chỉ phần chạm silicon phản ứng, kim loại chưa phản ứng được bóc bỏ bằng chất khắc chọn lọc. Silicide dùng kim loại như niken hoặc titan, tùy công nghệ.

Ở nhiều quy trình FinFET và GAA hiện đại, silicide được tạo ở đáy rãnh tiếp xúc sau khi thay cổng, như hình; quy trình phẳng cũ tạo ngay sau khi có vách cách bên. Hình bỏ giếng, halo, LDD và lớp HfO₂ để gọn; lớp silicide vẽ dày hơn thật; độ sâu và bề rộng lỗ không theo tỉ lệ thật. Lớp ô xít phủ ở đây dùng làm nền cho tiếp xúc và ở lại trong chip.

Cobalt được GlobalFoundries và IBM nghiên cứu thay tungsten vì không cần lớp lót dày, nên còn nhiều chỗ cho kim loại dẫn điện; ruthenium và một số kim loại khác cũng được đề xuất cho tiếp xúc nhỏ. Tungsten cần lớp lót TiN mỏng; hình gộp lớp lót và kim loại thành một khối.

Lỗ thật cao và hẹp hơn nhiều so với hình. Tiếp xúc tới cổng nằm ngoài mặt cắt này. Dấu ngoặc MOL ở bên phải chỉ vùng ô xít có tiếp xúc, không đúng tỉ lệ; MOL thường được hiểu là chặng làm tiếp xúc nối transistor lên tầng dây đầu.

Dây nhôm trước đây được khắc trực tiếp từ màng kim loại; IBM đưa dây đồng vào sản xuất năm 1997. Đồng dẫn điện tốt hơn nhôm nhưng hợp chất đồng không bay hơi nên không khắc được như nhôm. Tên damascene vay từ kỹ thuật khảm kim loại vào nền ở Damascus thời xưa.

Hàng trên chỉ minh họa việc khắc đồng không làm được, nên không vẽ chất cản quang bóc đi hay kết quả sau cùng. Ô xít trong các hình về dây là SiO₂ vẽ đại diện cho lớp điện môi giữa dây. Hình không theo tỉ lệ thật.

Cách khắc kép thường là khắc via rồi khắc rãnh, hoặc ngược lại; hình vẽ khắc via trước. Damascene kép tiết kiệm một lần lấp đồng và một lần CMP, và đồng của via với dây liền một khối.

Hình ở khung cuối vẽ trước kết quả lấp đồng (nét mờ) để so với damascene đơn. Dây tầng dưới ở hình có thể là một tầng dây bất kỳ phía dưới. Via thật hẹp và cao hơn nhiều so với hình; bề rộng và độ cao không theo tỉ lệ thật. Ô xít vẽ đại diện cho lớp điện môi giữa dây.

Đồng khuếch tán nhanh qua ô xít và trong silicon, nên đồng lọt ra ngoài rãnh có thể làm hỏng cách điện và làm hỏng transistor. Ta là tantalum, TaN là tantalum nitride; rào chắn thường gồm hai màng mỏng (TaN, Ta). Rào chắn còn phủ cả mặt ô xít và đáy via, nơi nó nằm trên dây tầng dưới; lớp mầm phủ ngay trên rào chắn.

Lúc đầu, các chấm cam mờ trong via và rãnh là đồng sẽ lấp vào. Hình có silicon ở đáy để thấy đồng khuếch tán xuống đâu (đường đi qua ô xít, nét gấp khúc ở mặt silicon không đúng tỉ lệ); thật ra phía dưới tầng này còn nhiều tầng dây khác. Rào chắn và lớp mầm chỉ dày cỡ vài nanô mét đến vài chục nanô mét, vẽ dày hơn thật nhiều.

Lớp mầm là cực nối với nguồn điện của bể mạ nên ion đồng nhận electron và thành đồng ngay trên nó; lớp rào chắn dẫn điện kém hơn nên cần lớp mầm. Dung dịch mạ có phụ gia để đồng lấp từ đáy lên, tránh bịt miệng trước rồi để lại lỗ rỗng. Mạ dư để chắc chắn mọi via và rãnh đều đầy; phần dư được mài đi.

Chấm cam vòng có dấu cộng là ion Cu²⁺, vẽ minh họa, không theo tỉ lệ số lượng thật. Mũi tên ion chỉ chiều chuyển động, không phải pin hay điện áp. Hình không theo tỉ lệ thật.

CMP đồng thường gồm hai lần mài: mài đồng dư, rồi mài lớp rào chắn trên mặt. Hình gộp thành một cảnh vì kết quả chung là đồng chỉ còn trong rãnh và via.

Rãnh phụ bên phải là một dây khác của cùng tầng, không có via; hình vẽ để thấy đồng dư nối hai dây. Đường nét đứt là mặt ô xít sau mài. Hình không theo tỉ lệ thật.

Lớp phủ ngăn thường là hợp chất silicon với nitơ, như Si₃N₄ hay SiCN, tùy công nghệ. Ở hình, dây tầng dưới được vẽ không có lớp phủ ngăn để gọn; thật thì dây nào cũng có, và khi khắc via phải khắc xuyên qua lớp phủ ngăn của dây tầng dưới để chạm mặt đồng.

Hộp "tầng kế tiếp" chỉ minh họa việc lặp lại: tầng mới có via và rãnh riêng, khắc xong lại lấp. Lớp phủ ngăn vẽ dày hơn thật. Hình không theo tỉ lệ thật.

Ô xít SiO₂ có k cỡ 4; các loại low-k phổ biến là ô xít pha cacbon (SiCOH) với k cỡ 2,5 đến 3,5. Nhiều loại low-k có cấu trúc xốp hoặc pha cacbon nên giòn hơn SiO₂, một khó khăn khi mài CMP. Trễ tín hiệu trên dây tăng theo tích của điện trở dây với điện dung; công suất để nạp và xả điện dung cũng tăng theo điện dung, nên giảm điện dung vừa tăng tốc vừa tiết kiệm điện.

Đồng được đưa vào sản xuất từ năm 1997, còn low-k vào sản xuất sau đồng nhiều năm. Rào chắn cũng ngăn đồng vào lớp low-k. Hình vẽ đường sức điện đơn giản hóa; số đường sức ở hai hình chỉ để so mật độ, không phải số thật. Hai hình có hai dây giống hệt nhau, chỉ đổi điện môi; rào chắn chỉ hiện lúc cuối để gọn.

Số tầng tùy chip; hình vẽ sáu tầng cho gọn. Có nguồn nêu tối đa cỡ mười lăm tầng cho chip logic tiên tiến, trong đó các tầng dưới (tầng cục bộ) có bước dây rất nhỏ, cỡ vài chục nanô mét ở các tầng quan trọng nhất.

Dây dày và rộng có tiết diện lớn nên điện trở nhỏ, hợp để đi xa và dẫn dòng điện lớn của nguồn. Thêm tầng dây giúp nối dễ hơn nhưng làm quy trình dài hơn và tốn kém hơn. Hai đường vàng chỉ để so độ dài đường nối gần và đường nối xa. Hình không theo tỉ lệ thật.

Mặt sau ở đây là mặt dưới của tấm silicon, khác với back-end là chặng đóng gói và kiểm tra sau fab. Intel gọi cách này là PowerVia, dùng cho nút Intel 18A; TSMC gọi là Super Power Rail, dự kiến cho nút A16 và nối dây nguồn tới nguồn và máng của transistor bằng tiếp xúc riêng. Hai hãng làm khác nhau ở chỗ nối dây nguồn lên transistor; hình vẽ một trụ xuyên silicon cho đơn giản.

Thời điểm sản xuất hàng loạt chưa nêu vì nguồn chưa thống nhất. Hình chỉ vẽ một dây nguồn và một đường tín hiệu nối vào transistor để so; đường nét đứt là chỗ dây nguồn từng nằm. Hình không theo tỉ lệ thật.