Kiểm tra, cắt, đóng gói và chiplet
Back-end gồm sáu việc nối tiếp, từ wafer đến chip đóng gói
Sau fab, wafer còn là một tấm; back-end làm sáu việc nối tiếp để thành chip đã đóng gói.
Sau khi wafer rời fab, back-end gồm sáu việc nối tiếp: wafer sort, mài mỏng, cắt, gắn và nối, bọc nhựa, kiểm tra cuối.
Kết quả là những chip đã đóng gói, tức die nằm trong vỏ có đường nối ra ngoài.
Xem lời đọc
Khi ra khỏi nhà máy, wafer chưa phải là con chip dùng được. Chặng cuối cùng gọi là back-end, gồm sáu việc nối tiếp nhau. Việc thứ nhất là thử từng chip ngay trên wafer. Việc thứ hai và thứ ba là mài mỏng wafer rồi cắt thành chip rời. Việc thứ tư gắn chip và nối nó ra ngoài, việc thứ năm bọc nhựa. Việc cuối cùng là kiểm tra lần nữa trước khi giao chip. Vậy back-end biến một tấm wafer thành nhiều chip đóng gói, mỗi chip nằm trong vỏ riêng.
BEOL làm dây đồng ngay trong fab; back-end bắt đầu khi wafer đã rời fab. Hình chỉ liệt kê sáu việc theo thứ tự thường gặp; thứ tự và số việc đổi theo kiểu đóng gói và sản phẩm.
Biểu tượng đơn giản hóa, không theo tỉ lệ thật. Back-end thường do nhà máy chuyên đóng gói và kiểm tra, hoặc chính hãng chip, đảm nhận.
Wafer sort thử từng die trên wafer và đánh dấu die hỏng
Đầu dò chạm vào pad của từng die để thử chức năng; die hỏng được đánh dấu.
Mỗi chip còn dính liền trên wafer là một die.
Trong wafer sort, đầu dò chạm vào các pad (miếng kim loại ở mặt die để nối ra ngoài) của từng die và thử chức năng; die hỏng được đánh dấu.
Xem lời đọc
Mỗi chip còn dính liền trên wafer được gọi là một die. Trên mặt mỗi die có những miếng kim loại nhỏ gọi là pad. Một đầu dò chạm vào các pad của một die. Máy xem die đó có làm việc đúng chức năng không. Rồi đầu dò dời sang die kế tiếp, cho đến hết tấm. Die nào hỏng thì được đánh dấu, để khỏi tốn công đóng gói. Vậy wafer sort cho biết die nào tốt, die nào hỏng.
Số die trên một wafer 300 mm từ vài chục đến hàng nghìn tùy kích thước chip; hình vẽ 45 die. Đầu dò thật là một thẻ có rất nhiều kim chạm cùng lúc các pad của một die; hình vẽ ba kim ở hàng pad phía trên.
Die hỏng vẫn bị cắt rời cùng các die khác nhưng không được gắn và đóng gói, nên đánh dấu để khỏi tốn công. Ô vàng trên wafer là die được phóng to trong khung nét đứt. Hình không theo tỉ lệ thật.
Mài mỏng mặt sau giảm bề dày wafer từ cỡ 775 µm xuống cỡ 50 đến 75 µm
Gói chip cần mỏng nên đá mài lấy bớt silicon ở mặt sau; mặt có mạch nằm dưới, wafer mỏng đi cỡ mười lần.
Backgrinding (mài mỏng mặt sau) dùng đá mài lấy bớt silicon ở mặt sau, mặt không có mạch; mặt có mạch nằm phía dưới.
Wafer từ khoảng 775 µm còn cỡ 50 đến 75 µm, nên gói mỏng hơn và nhiệt thoát nhanh hơn.
Xem lời đọc
Lúc đầu wafer dày khoảng bảy trăm bảy mươi lăm micrô mét, đủ cứng để qua nhà máy. Nhưng gói chip cần mỏng, nên người ta mài mặt sau của wafer. Mặt có mạch nằm phía dưới, mặt sau quay lên trên. Một đá mài hạ xuống mặt sau và bào mòn lớp silicon. Wafer mỏng dần, chỉ còn khoảng năm mươi đến bảy mươi lăm micrô mét. Wafer mỏng thì nhiệt thoát ra nhanh hơn. Vậy mài mỏng là việc thứ hai của back-end.
Mặt có mạch là mặt đã làm transistor và dây; mặt sau ở đây là mặt đối diện, khác với nguồn mặt sau của chip. Hình lật wafer để mặt sau quay lên cho đá mài chạm vào. Wafer dày 775 µm đủ cứng để qua các công đoạn trong nhà máy; sau đó mới cần mỏng. Mỏng là để gói mỏng và để nhiệt thoát ra nhanh hơn (tản nhiệt chỉ là một lý do); chip nhớ xếp chồng còn cần mỏng hơn nữa.
Hình vẽ đúng tỉ lệ độ dày: 60 px cho 775 µm thì 6 px cho cỡ 75 µm; lớp mạch vẽ dày hơn thật. Nét đứt là phần silicon đã mài đi. Bề dày sau mài tùy sản phẩm. Ba mũi tên cam là nhiệt thoát ra từ lớp mạch; đoạn đường mũi tên ngắn đi sau khi mỏng. Wafer rất mỏng dễ nứt nên thường được giữ trên băng hoặc đế tạm khi mài.
Cắt wafer dọc các đường cắt để tách thành từng die
Lưỡi cưa kim cương hoặc la de cắt dọc khoảng hẹp giữa các die, tách wafer thành die rời.
Các die cách nhau bằng những khoảng hẹp gọi là đường cắt.
Dicing (cắt wafer) dùng lưỡi cưa kim cương hoặc laser cắt dọc đường cắt để tách từng die.
Xem lời đọc
Sau khi mài mỏng, wafer vẫn còn là một tấm liền. Giữa các die có những khoảng trống hẹp gọi là đường cắt. Người ta cắt dọc theo các đường này để tách từng die. Một cách là dùng lưỡi cưa kim cương quay rất nhanh. Cách khác là dùng tia laser cắt dọc đường. Cắt xong, wafer thành nhiều die rời nhau. Mỗi die rời sẽ được đóng gói thành một con chip.
Hình phóng lớn một phần wafer (mép cong ở góc dưới trái): 12 die, đường cắt vẽ rộng hơn thật. Để thấy cả hai cách, hình dùng lưỡi cưa cho đường ngang và la de cho đường dọc; thực tế mỗi máy thường dùng một cách cho mọi đường.
Sau khi cắt, các die vẫn nằm trên băng giữ cho tới khi được gắp lên; hình không vẽ băng.
Wire bonding nối pad của die với đế bằng dây Au hoặc Cu
Die gắn lên đế, rồi dây mảnh nối từng pad của die với pad của đế.
Die được gắn lên substrate (đế đóng gói), rồi wire bonding (nối bằng dây) hàn dây Au (vàng) hoặc Cu (đồng) từ pad của die tới pad của đế.
Điện và tín hiệu đi giữa die và đế qua các dây này.
Xem lời đọc
Bây giờ die rời được gắn lên một cái đế. Trên die và trên đế đều có những pad kim loại. Một đầu dây rất mảnh được hàn vào pad của die. Đầu dây còn lại hàn vào pad tương ứng trên đế. Dây làm bằng vàng hoặc đồng, và có hình vòng cung. Vậy điện và tín hiệu đi giữa die và đế qua những sợi dây này. Đây là cách thứ nhất, gọi là wire bonding.
Dây thật rất mảnh (cỡ vài chục µm) và có rất nhiều sợi; hình vẽ bốn sợi. Dây mang nguồn cấp vào die, tín hiệu đi vào và ra, và đường đất, nên mũi tên hai chiều.
Wire bonding đặt kết nối ở rìa die nên số điểm nối bị giới hạn. Die gắn lên đế bằng một lớp keo mỏng (vẽ rất mỏng). Mặt cắt không theo tỉ lệ thật; bề dày die vẽ lớn hơn thật.
Flip-chip úp mặt có mạch xuống đế và nối qua các bóng hàn
Die lật mặt có mạch xuống đế, mỗi pad nối với pad đế qua một bóng hàn, nhựa điền khe lấp quanh bóng hàn, không dùng dây.
Ở flip-chip (úp ngược chip), die được lật mặt có mạch xuống đế và nối qua các solder bump (bóng hàn) nằm giữa hai bên, không dùng dây.
Đường nối ngắn hơn dây và đặt được trên cả mặt die; underfill (nhựa điền khe) lấp quanh bóng hàn.
Xem lời đọc
Cách thứ hai là flip-chip, không dùng dây. Trên mỗi pad của die có sẵn một bóng hàn nhỏ. Ta lật die lại, mặt có mạch quay xuống phía đế. Các bóng hàn nằm giữa die và đế. Mỗi bóng hàn nối một pad của die với một pad của đế. Rồi nhựa điền khe được bơm vào giữa die và đế, lấp quanh các bóng hàn. Nhờ vậy ta không cần dây, và đường nối ngắn hơn. Vậy flip-chip nối thẳng mặt có mạch xuống đế.
Bóng hàn thường là hợp kim thiếc, được tạo trên các pad ngay trên wafer, trước khi cắt; nung nóng thì chảy ra rồi đông lại, dính cả hai bên. Wire bonding chỉ nối ở rìa die, còn flip-chip nối trên cả mặt die nên có nhiều điểm nối hơn.
Nhựa điền khe lấp khe giữa die và đế để giữ chắc các bóng hàn. Hình vẽ bốn bóng hàn; thật có rất nhiều. Đế và cỡ die vẽ giống kiểu nối bằng dây để so sánh được. Nét đứt là die trước khi lật. Hình không theo tỉ lệ thật.
Bọc nhựa bảo vệ die và dây nối, đế có bóng hàn nối ra ngoài
Nhựa phủ kín die và dây, đông cứng thành một khối đỡ trên đế; đế có bóng hàn để nối ra mạch ngoài.
Encapsulation (bọc nhựa) phủ nhựa lên die và dây nối rồi để nhựa đông cứng, bảo vệ chúng khỏi va chạm và môi trường.
Đế có bóng hàn ở mặt dưới để nối chip ra mạch ngoài: đó là chip đã đóng gói.
Xem lời đọc
Die và những sợi dây mảnh còn rất dễ hỏng. Vì vậy ta phủ lên trên cả die lẫn dây một lớp nhựa. Nhựa chảy quanh dây, rồi đông cứng lại. Lúc đó die và dây nằm kín bên trong nhựa. Lớp nhựa bảo vệ chúng khỏi va chạm và tác động của môi trường. Đế vẫn nằm bên dưới, đỡ cả khối và nối ra mạch ngoài. Vậy bọc nhựa biến die và dây thành một khối chắc chắn.
Hình bọc gói wire bonding; gói flip-chip cũng được bọc hoặc điền nhựa, hình không vẽ. Nhựa trong thực tế thường đục; hình vẽ trong mờ để thấy bên trong.
Bóng hàn mặt dưới đế (hình vẽ bốn) là chỗ gói nối ra mạch ngoài; gói khác dùng chân kim loại. Khối nhựa vẽ dày hơn thật tương đối. Không theo tỉ lệ thật.
Burn-in làm lộ chip yếu, kiểm tra cuối loại chip hỏng
Burn-in chạy chip ở nhiệt độ và điện áp cao để chip yếu hỏng sớm; kiểm tra cuối thử chức năng và loại mọi chip hỏng.
Burn-in (chạy thử nóng) cho chip chạy ở nhiệt độ và điện áp cao hơn bình thường để lỗi tiềm ẩn của chip yếu lộ ra.
Sau đó final test (kiểm tra cuối) thử chức năng và loại chip hỏng.
Xem lời đọc
Sau khi bọc, chip còn phải qua hai lần lọc. Một số chip trước hết chạy thử burn-in, ở nhiệt độ và điện áp cao hơn bình thường. Nóng và điện áp cao làm lỗi tiềm ẩn lộ ra sớm, còn chip tốt vẫn chạy bình thường. Chip yếu, lúc đầu vẫn chạy được, nay hỏng sớm. Sau đó mọi chip được thử chức năng lần cuối. Chip hỏng, cả chip yếu vừa hỏng, bị loại. Những chip còn lại là chip tốt, sẵn sàng giao đi.
Chip yếu là chip lúc đầu vẫn chạy được nhưng có lỗi tiềm ẩn, dễ hỏng sớm; nhiệt độ và điện áp cao làm lỗi đó lộ ra nhanh hơn, còn chip tốt vẫn chạy bình thường. Burn-in thường chạy cỡ 125 °C trong vài chục giờ (cỡ 24 đến 48 giờ), tùy sản phẩm; chỉ một số chip, nhất là chip cần độ tin cậy cao, phải qua burn-in.
Thứ tự và số lần thử đổi theo sản phẩm; hình vẽ burn-in rồi kiểm tra cuối để thấy hai bộ lọc. Số chip hỏng và chip yếu trong hình (hai trên sáu) chỉ để minh họa, không phải tỉ lệ thật. Hình không theo tỉ lệ thật.
Die càng lớn thì tỉ lệ chip tốt càng nhỏ, nên chiplet chia die lớn thành die nhỏ
Cùng ba lỗi rơi vào cùng chỗ, wafer chia thành bốn die lớn còn một die tốt, chia thành mười sáu chiplet nhỏ còn mười ba chiplet tốt.
Yield (tỉ lệ chip tốt, tức phần die tốt trong tổng số die) giảm khi die lớn, vì lỗi rơi ngẫu nhiên.
Thay một die lớn bằng nhiều chiplet (die nhỏ chế tạo riêng rồi ghép chung một gói) thì mỗi lỗi chỉ hỏng một chiplet nhỏ, vì chiplet được thử riêng và chỉ chiplet tốt mới được ghép.
Xem lời đọc
Còn một vấn đề với chip lớn, vì lỗi trên wafer rơi ngẫu nhiên. Ở đây hai tấm có cùng ba lỗi, ở cùng những vị trí. Một tấm chia thành bốn die lớn. Ba lỗi làm hỏng ba trong bốn die, chỉ còn một die tốt. Tấm kia chia thành mười sáu die nhỏ, gọi là chiplet. Cũng ba lỗi đó chỉ hỏng ba chiplet, còn mười ba chiplet tốt. Vậy phần die tốt, gọi là tỉ lệ chip tốt, càng nhỏ khi die càng lớn. Vì vậy người ta ghép nhiều chiplet nhỏ thay cho một die lớn.
Hình minh họa có chủ ý: hai wafer có cùng ba lỗi, ở cùng vị trí; một wafer chia 4 die, wafer kia chia 16 chiplet (mỗi chiplet bằng một phần tư diện tích die lớn). 1 trên 4 và 13 trên 16 là đếm trên hình, không phải số liệu thật. Các chiplet được thử riêng trước khi ghép; chỉ chiplet tốt mới đưa vào gói, nên chip ghép xong không mang chiplet hỏng.
Wafer thật có mật độ lỗi tính theo diện tích; yield giảm nhanh khi diện tích die tăng. Chiplet thêm chi phí ghép và nối, nên không phải lúc nào cũng rẻ hơn. Hình bỏ các die ở rìa wafer.
Một trường chiếu chỉ in được die cỡ 858 mm², chiplet ghép nhiều die để vượt giới hạn
Một die nằm trọn trong một trường chiếu; ghép nhiều chiplet, mỗi cái trong một trường chiếu, thì tổng diện tích silicon vượt giới hạn.
Mỗi lần chiếu, máy quang khắc in được một trường chiếu (vùng in mỗi lần chiếu) thường cỡ 26 × 33 mm = 858 mm², gọi là reticle limit (giới hạn mặt nạ).
Chiplet ghép nhiều die, mỗi die nằm trong một trường chiếu, nên tổng diện tích silicon vượt giới hạn.
Xem lời đọc
Mỗi lần chiếu, máy quang khắc chỉ in được một vùng gọi là trường chiếu. Trường chiếu thường rộng cỡ hai mươi sáu nhân ba mươi ba mi li mét. Diện tích khoảng tám trăm năm mươi tám mi li mét vuông. Mỗi die thường được in trọn trong một trường chiếu, nên khó lớn hơn thế. Chiplet giải bài toán này bằng cách ghép nhiều die nhỏ. Mỗi chiplet được in riêng, nằm gọn trong một trường chiếu. Ghép lại, tổng diện tích silicon lớn hơn một trường chiếu.
26 × 33 = 858, tức 26 mm ngang và 33 mm dọc. Con số này là trường chiếu chuẩn của máy quang khắc thường; máy High-NA có trường chiếu một nửa, cỡ 26 × 16,5 mm. Giới hạn này là của quang học máy chiếu, không phải của wafer. Chip lớn hơn một trường chiếu vẫn làm được bằng cách nối ghép nhiều lần chiếu cạnh nhau (stitching), nhưng khó và đắt hơn.
Hình vẽ cùng tỉ lệ 3 px mỗi mm cho trường chiếu trái và bốn trường chiếu phải: khung 78 × 99 px là 26 × 33 mm. Bốn chiplet trong bốn trường chiếu mỗi cái nhỏ hơn trường chiếu, tổng diện tích lớn hơn một trường chiếu; con số minh họa. Chiplet có thể được in ở các lần chiếu và wafer khác nhau. Ghép chiplet thêm chi phí đóng gói. Die gần sát giới hạn thường có tỉ lệ chip tốt rất nhỏ.
Kiểu 2.5D đặt GPU và HBM cạnh nhau trên tấm nối silicon
Các chiplet đặt cạnh nhau trên một tấm nối silicon có đường dây nhỏ; mỗi chiplet có thể dùng một công nghệ riêng.
Trong 2.5D, các chiplet như GPU (bộ xử lý đồ họa) và khối bộ nhớ HBM (bộ nhớ băng thông cao) đặt cạnh nhau trên một interposer (tấm nối silicon).
Mỗi chiplet có thể dùng một công nghệ chế tạo riêng.
Xem lời đọc
Có một cách ghép chiplet gọi là hai chấm năm đê. Các chiplet được đặt cạnh nhau trên một tấm nối silicon. Tấm nối này có những đường dây nhỏ bên trong. Chúng nối GPU, bộ xử lý đồ họa, với các khối bộ nhớ HBM. HBM đặt sát GPU nên dữ liệu đi qua đoạn đường rất ngắn. Mỗi chiplet có thể làm bằng một công nghệ riêng. Cả tấm nối nằm trên đế, rồi mới đóng gói như một con chip.
Gọi là 2.5D vì nó nằm giữa kiểu 2D (mọi chiplet đặt trên đế, không có tấm nối) và kiểu 3D (chồng nhiều lớp). Tấm nối silicon có đường dây rất nhỏ nối các chiplet với nhau và nối xuống đế qua bóng hàn ở mặt dưới; cả cụm nằm trên đế rồi mới được đóng gói. Hình lược bỏ các trụ xuyên silicon trong tấm nối. Hình vẽ một GPU và hai khối HBM, mỗi khối là một chồng die (vạch ngang mảnh trong khối gợi các die). GPU và các khối HBM đặt sát nhau trên cùng một tấm nối silicon là cách ghép thật trong các chip AI.
Công nghệ chế tạo khác nhau nghĩa là mỗi chiplet có thể làm ở một thế hệ công nghệ (node) riêng, ví dụ phần tính toán dùng công nghệ mới còn phần khác dùng công nghệ cũ hơn; hình phân biệt bằng hoa văn (không dùng màu): GPU kẻ chéo mảnh, HBM kẻ ngang mảnh. Không theo tỉ lệ thật.
Kiểu 3D chồng die lên nhau, HBM chồng nhiều die DRAM
Các die chồng lên nhau; trong HBM mỗi die có trụ xuyên silicon riêng, thẳng hàng và nối nhau qua bóng hàn nhỏ ở khe.
Trong 3D, các die được chồng lên nhau; ví dụ HBM nối các die bằng TSV (trụ xuyên silicon).
HBM gồm nhiều die DRAM (bộ nhớ lưu dữ liệu đang xử lý) chồng trên một die đáy.
Xem lời đọc
Một cách khác là chồng các die lên nhau, gọi là ba đê. Khối bộ nhớ HBM là một ví dụ. Nó là bộ nhớ DRAM, dùng để lưu dữ liệu đang được xử lý. Nhiều die DRAM được chồng lên nhau, trên một die đáy. Trong HBM, các die nối với nhau bằng trụ xuyên silicon. Mỗi die có trụ riêng, các trụ thẳng hàng và nối nhau qua bóng hàn nhỏ ở khe. Cả khối chồng đứng trên tấm nối silicon. Vậy ba đê tận dụng chiều cao thay vì mặt phẳng.
HBM có 4, 8, 12 hoặc 16 die DRAM chồng trên một die đáy chứa mạch điều khiển; hình vẽ bốn die DRAM. Mỗi die có các TSV riêng (lỗ đã lấp đầy kim loại đi xuyên qua die); các trụ của hai die kề nhau thẳng hàng và nối nhau qua bóng hàn rất nhỏ (microbump) ở khe giữa hai die, nên không có một cột liền xuyên cả chồng. Không phải mọi cách chồng 3D đều dùng TSV. HBM được JEDEC chuẩn hóa năm 2013.
Hình phóng một khối HBM; die vẽ dày hơn thật, không theo tỉ lệ thật; die DRAM nền silicon, die đáy kẻ chéo vì khác công nghệ. Khối HBM này đứng trên tấm nối silicon như ở kiểu 2.5D.
Số liệu
- Loại số liệu: bảng tọa độ minh họa của 12 cảnh và sự kiện công bố; không có số đo hay mô phỏng; mọi hình vẽ không theo tỉ lệ thật (số die, số pad, số bóng hàn, số dây, bề dày die và lớp mạch); cảnh 9 là đếm trên hình minh họa, không phải tỉ lệ chip tốt thật.
- Trường chiếu, giới hạn mặt nạ, chiplet: Giới hạn mặt nạ (reticle limit) 26 × 33 mm = 858 mm²; die không vượt một lần chiếu; yield giảm khi diện tích die tăng; chia chiplet nâng yield và vượt giới hạn tổng diện tích, thêm chi phí đóng gói: CATCH, https://arxiv.org/pdf/2503.15753 ; Chiplets on Wheels, https://arxiv.org/pdf/2406.00182 ; Arteris, https://www.arteris.com/blog/design-reuse-topology-and-data-movement-in-multi-die-design/ ; IEEE Technology Navigator, https://technav.ieee.org/topic/chiplets/ (mức cao; mức tiết kiệm của từng nghiên cứu không dùng).
- High-NA và nối ghép: Trường chiếu High-NA một nửa (26 × 16,5 mm) theo nguồn đã xác minh ở bài quang khắc; nối ghép nhiều lần chiếu (stitching) là kiến thức chuẩn, chỉ nói "khó và đắt hơn" ở Đọc thêm (mức trung bình).
- Bề dày wafer: Wafer 300 mm dày khoảng 775 µm: Wikipedia Wafer backgrinding, https://en.wikipedia.org/wiki/Wafer_backgrinding ; University Wafer, https://www.universitywafer.com/Wafers_Services/Silicon/silicon_wafer_backgrinding.html (mức cao).
- Mài mỏng: Mài mỏng còn cỡ 50 đến 75 µm là phổ biến: Wikipedia Wafer backgrinding; Fraunhofer IZM, https://www.izm.fraunhofer.de/de/abteilungen/wafer-level-system-integration/exhibits_posters/thinned_wafer.html (mức trung bình đến cao; chỉ ghi "cỡ"). Lý do gói mỏng, tản nhiệt, chip xếp chồng: kiến thức chuẩn của ngành (tản nhiệt chỉ là một lý do).
- Cắt wafer: Cắt bằng lưỡi (blade) hoặc la de (UV grooving, stealth dicing); thứ tự mài rồi cắt phổ biến: Fraunhofer IZM (như trên); SemiconductorX, https://semiconductorx.com/mfg-back-end-dicing.html (mức cao).
- Wire bonding và flip-chip: Wire bonding chỉ nối ở rìa die; flip-chip nối trên cả mặt die, đường nối ngắn hơn, tổn hao và nhiệt ít hơn, cần canh chỉnh chính xác: JLCPCB, https://jlcpcb.com/blog/wire-bonding-vs-flip-chip ; Nokia Bell Labs, https://nokia.com/bell-labs/publications-and-media/publications/a-comparison-of-large-io-flip-chip-and-wire-bonded-packages (mức cao cho "rìa so với cả mặt" và "ngắn hơn"; trung bình cho "nhiều điểm nối hơn").
- Bóng hàn và nhựa điền khe: Bóng hàn tạo trên wafer trước khi cắt; nhựa điền khe (underfill) lấp khe giữa die và đế: kiến thức chuẩn flip-chip, chỉ nói định tính (mức trung bình đến cao).
- Bọc nhựa: Bọc nhựa bảo vệ die và dây khỏi va chạm và tác động của môi trường: kiến thức chuẩn của ngành đóng gói, chỉ nói định tính (mức trung bình).
- Burn-in: Burn-in thường ở cỡ 125 °C, tăng điện áp, cỡ 24 đến 48 giờ để loại chip hỏng sớm; nóng và điện áp cao làm lộ lỗi tiềm ẩn: eesemi, https://eesemi.com/burnin.htm ; sáng chế USPTO 6189120, https://image-ppubs.uspto.gov/dirsearch-public/print/downloadPdf/6189120 ; FDA, https://www.fda.gov/inspections-compliance-enforcement-and-criminal-investigations/inspection-guides/screening-electronic-components (mức trung bình; số chỉ ở Đọc thêm, ghi "cỡ").
- HBM, TSV, 2.5D và 3D: HBM: nhiều die DRAM (4, 8, 12 hoặc 16) chồng trên một die logic đáy, nối bằng TSV, JEDEC chuẩn hóa năm 2013, đặt cạnh GPU trên interposer silicon: Wikipedia High Bandwidth Memory, https://en.wikipedia.org/wiki/High_Bandwidth_Memory ; TechInsights, https://www.techinsights.com/ja/node/16839 ; Wevolver, https://www.wevolver.com/article/what-is-hbm-high-bandwidth-memory-deep-dive-into-architecture-packaging-and-applications (mức cao). TSV riêng mỗi die, thẳng hàng, nối qua bóng hàn nhỏ ở khe: phù hợp mô tả ở Wikipedia.
- Trộn công nghệ chế tạo: Mỗi chiplet có thể làm ở một thế hệ công nghệ riêng: kiến thức chuẩn của ngành chiplet, IEEE Technology Navigator (chỉ nói định tính, không nêu số).
- Giới hạn: không nêu số bóng hàn, dây, pad thật; bề dày die sau mài của HBM; tỉ lệ yield thật theo cỡ die; số wafer đi qua burn-in; tên hãng và sản phẩm AI cụ thể; "1 trên 4" và "13 trên 16" chỉ là đếm trên hình minh họa.