FEOL: làm transistor từ ô silicon đến cổng thật

Lớp che được tạo hình bằng quang khắc. Quy trình thật có thêm lớp ô xít đệm mỏng dưới lớp che và lớp ô xít lót thành rãnh; sau khi mài, lớp che được bóc đi. Rãnh gọi là nông vì nông hơn nhiều so với rãnh sâu dùng ở một số loại chip khác.

Hình vẽ rãnh nông hơn nhiều so với bề rộng ô; độ sâu rãnh, bề dày lớp che và mức mài không theo tỉ lệ thật. Hình chỉ vẽ hai nửa rãnh ở hai biên của một ô.

PMOS nằm trong giếng n (cấy phốt pho hoặc arsenic), làm ở vùng khác của tấm silicon nhờ mặt nạ che; hình chỉ vẽ ô NMOS. Giếng nằm sâu hơn đáy rãnh STI. Quy trình thật còn cấy thêm một lớp mỏng sát mặt silicon để chỉnh điện áp ngưỡng.

Lớp che Si₃N₄ đã được bóc trước khi cấy. Độ sâu và vị trí chấm tạp chất vẽ minh họa, không theo tỉ lệ thật; chấm chỉ vẽ ở vùng đậm nhất của phân bố.

Lớp ô xít mỏng dưới cổng giả cũng chỉ là tạm. Polysilicon chịu được nhiệt độ rất cao của các công đoạn sau; đó là một lý do dùng nó làm cổng giả (còn có lý do là cổng giả giúp các vùng cấy tự căn theo cổng và bóc được chọn lọc sau này).

Khung nét đứt chỉ đánh dấu chỗ kênh sẽ hình thành khi có điện áp ở cổng; kênh dẫn chưa vẽ vì hình không có điện áp. Hình vẽ lớp ô xít dày hơn thật nhiều, và bề rộng thanh không theo tỉ lệ thật so với ô.

Vì cổng giả đóng vai mặt nạ, vùng cấy tự căn theo mép cổng và không cần thêm quang khắc. Hai lần cấy này làm khi chưa có vách cách bên. Liều và năng lượng tùy công nghệ, không nêu số. Halo cấy nghiêng nên vùng cấy lấn vào dưới mép cổng; hình vẽ độ lấn lớn hơn thật.

Ở NMOS lớp LDD là loại n và halo là loại p. Tên LDD có từ phía máng; phía nguồn cũng cấy vì cấu trúc đối xứng. Quy trình thật thường có thêm một vách lệch rất mỏng trước lớp LDD (hình bỏ qua). Ở chip hiện đại, LDD chủ yếu để chống hiệu ứng kênh ngắn.

Khắc dị hướng khắc chủ yếu theo phương thẳng đứng, nên lớp ở mặt ngang bị bóc hết còn lớp ở thành đứng của cổng, dày hơn theo phương khắc, còn lại. Không cần mặt nạ hay quang khắc.

Hình vẽ vách là hình chữ nhật; vách thật có mặt ngoài cong. Bề rộng vách xấp xỉ độ dày lớp phủ, cỡ vài nanô mét đến vài chục nanô mét tùy công nghệ; vẽ không theo tỉ lệ thật.

Ủ cỡ 1000 °C trong vài giây hoặc ngắn hơn (số cỡ, tùy công nghệ). Liều của lớp cấy sâu lớn hơn nhiều so với lớp LDD, và vùng n⁺ sâu hơn LDD. Khoảng cách từ mép vùng cấy sâu tới mép cổng bằng bề rộng vách. Khi ủ, tạp chất khuếch tán nên mép vùng n⁺ dịch vào dưới vách một đoạn ngắn (hình vẽ dịch 4 đơn vị vẽ). Chip tiên tiến dùng ủ rất ngắn để tạp chất ít khuếch tán.

Nhiều công nghệ thay lớp cấy sâu này bằng cách khắc lõm vùng nguồn và máng rồi mọc tinh thể epi: SiGe ở PMOS tạo ứng suất nén lên kênh, Si:P thường dùng ở NMOS. Độ sâu và liều vẽ minh họa, không theo tỉ lệ thật.

Công thoát quyết định điện áp ngưỡng, nên công thoát lệch làm điện áp ngưỡng lệch. Hằng số điện môi lớn cho phép lớp cách điện dày hơn mà vẫn đủ điện dung, nên dòng rò qua cổng nhỏ hơn. Ô xít mỏng sát silicon dày thêm làm lớp cách điện tương đương dày hơn, gọi là EOT (equivalent oxide thickness: bề dày SiO₂ cho cùng điện dung), nên cổng tác động lên silicon yếu đi.

Kiểu thay cổng sau cú ủ gọi là gate-last hay replacement metal gate. Có hai biến thể: high-k first, metal gate last (HfO₂ đặt trước, chỉ kim loại thay sau) và high-k last (cả HfO₂ làm sau, như khi thay cổng giả bằng cổng thật). Intel dùng cách thay kim loại cổng sau cú ủ từ nút 45 nm với lớp HfO₂ đặt trước (EOT cỡ 1 nm, độ dày thật cỡ 2 nm).

Hình vẽ cả HfO₂ chịu cú ủ nên gần với trường hợp gate-first; gate-first vẫn tồn tại ở một số công nghệ, với vật liệu được chọn để chịu nhiệt, nên hình mô tả vấn đề chung, không phải một công nghệ cụ thể. Con số 1000 °C là cỡ: tài liệu ghi từ cỡ 900 đến cỡ 1100 °C tùy công nghệ. Hình minh họa định tính; các lớp vẽ dày hơn thật.

Lớp ô xít này ở lại trong chip, nằm giữa transistor và các lớp phía trên. Mức mài dừng đúng đỉnh cổng giả; đỉnh vách cách bên cũng lộ ở cùng mức. Quy trình thật thường có một lớp lót Si₃N₄ mỏng trước khi phủ ô xít; hình bỏ qua. Ô xít phủ vẽ dày hơn thật.

Kim loại cổng thật gồm nhiều lớp, như TiN chỉnh công thoát và W lấp đầy rãnh; hình gộp thành một khối. Lớp ô xít mỏng sát silicon mọc lại trước khi phủ HfO₂; công nghệ khác nhau có thể giữ hoặc thay lớp này. Lớp HfO₂ và kim loại cũng trải lên mặt ô xít và bị CMP mài đi, chỉ còn trong rãnh. HfO₂ thật dày cỡ 2 nm; hình vẽ dày hơn thật nhiều.

Lớp silicide (hợp chất kim loại và silicon, dẫn điện tốt) ở nguồn và máng, và tiếp xúc kim loại, thuộc MOL; ở nhiều quy trình FinFET và GAA hiện đại, silicide được tạo sau khi thay cổng, ở đáy rãnh tiếp xúc, còn ở quy trình phẳng cũ nó được tạo ngay sau khi có vách cách bên. Sau khi thay cổng, nguồn, máng và cổng vẫn chưa có dây nối; transistor đã hoàn chỉnh về cấu trúc.

Hình cắt vuông góc với chiều dòng điện, tại chỗ có cổng; ba hình không theo tỉ lệ thật (vây thật cao và hẹp hơn nhiều). Cổng bao nhiều mặt thì điều khiển silicon chặt hơn, nên dòng rò khi tắt giảm.

Intel công bố transistor vây ở nút 22 nm năm 2011 (tên Tri-Gate); Samsung sản xuất GAA nút 3 nm từ giữa năm 2022 (tên MBCFET); TSMC đưa nút N2 dùng nanosheet vào sản xuất hàng loạt từ quý bốn năm 2025. Nanosheet là tên chung; mỗi hãng gọi một tên riêng. Hình vẽ ba nanosheet; số lá tùy thiết kế.

Quy trình FinFET bắt đầu bằng khắc vây silicon; quy trình GAA mọc chồng xen kẽ Si và SiGe rồi khắc thành vây nhiều lớp (không phải cột).

Cắt dọc theo chiều dòng điện, qua tâm cổng. Ban đầu ta mọc chồng xen kẽ lớp silicon và lớp SiGe rồi khắc thành vây nhiều lớp (không phải cột). Sau khi bỏ cổng giả, SiGe được khắc chọn lọc để giải phóng các nanosheet, rồi mới phủ HfO₂ và kim loại cổng. Trước đó, SiGe được khắc lõm ngang một chút ở hai đầu khe, rồi lấp điện môi thành inner spacer, và sau đó mới mọc epi nguồn và máng.

Inner spacer xác định chiều dài cổng hiệu dụng và cách ly cổng khỏi nguồn, máng; nó cũng giảm điện dung ký sinh giữa cổng và nguồn, máng, và bảo vệ epi khỏi chất khắc SiGe khi giải phóng các nanosheet. Hình vẽ ba nanosheet; vách cách bên ngoài chỉ vẽ nét đứt, ô xít bao quanh không vẽ, các lớp dày hơn thật.