Ủ nhiệt: khuếch tán và lịch sử nhiệt
Ủ nhiệt làm profile trải rộng, liều giữ nguyên
Sau ủ, đỉnh nồng độ thấp đi và đường rộng ra, còn diện tích dưới đường, tức liều, không đổi.
Annealing (ủ nhiệt) là giữ wafer ở nhiệt độ cao trong một thời gian xác định.
Với bước chỉnh ngưỡng của MOSFET mẫu, đỉnh giảm từ 1,43×10¹⁸ xuống 0,90×10¹⁸ cm⁻³; liều vẫn là 8,25×10¹² cm⁻².
Xem lời đọc
Hãy nhìn bước chỉnh ngưỡng ngay sau khi cấy boron. Đường nét đứt là phân bố trước ủ, đỉnh cao một phẩy bốn ba, nhân mười mũ mười tám trên mỗi xăng ti mét khối. Giờ tấm silicon được ủ, tức là giữ ở nhiệt độ cao. Đường nét liền hiện ra, thấp hơn và rộng hơn. Đỉnh chỉ còn không phẩy chín, nhân mười mũ mười tám. Nhưng hai diện tích tô màu bằng nhau, đều là tám phẩy hai lăm nhân mười mũ mười hai trên mỗi xăng ti mét vuông. Trong mô hình này, ủ không làm mất nguyên tử boron nào, nó chỉ phân bố lại chúng theo độ sâu.
Mô hình biểu diễn ủ bằng phép nhòe Gauss: phương sai sau ủ bằng phương sai sau cấy cộng bình phương một độ trải hiệu dụng u. Với bước chỉnh ngưỡng, ΔRp = 23 nm, u = 30 nm, nên độ lệch chuẩn sau ủ là 37,8 nm. Đây là phép nhòe có hiệu chỉnh, không phải lời giải của phương trình khuếch tán theo nhiệt độ và thời gian.
Ngoài làm profile rộng ra, ủ còn sửa tổn thương mạng tinh thể do ion va chạm và đưa tạp chất vào vị trí thay thế để nó hoạt động như chất cho hoặc chất nhận. Hai việc này không xuất hiện trên hình.
Khuếch tán làm phương sai tăng theo hệ số khuếch tán và thời gian
Khi hệ số khuếch tán không đổi, bình phương độ rộng tăng thêm 2Dt; thời gian gấp bốn thì độ rộng thêm gấp đôi.
Diffusion (khuếch tán) là chuyển động nhiệt làm nguyên tử tạp chất lan từ nơi nồng độ cao sang nơi thấp; diffusivity (hệ số khuếch tán) D có đơn vị cm²/s.
Với D không đổi, σ² = σ₀² + 2Dt, trong đó σ₀ là độ lệch chuẩn ngay sau cấy (ΔRp). Hình dùng ba thời gian ví dụ, không phải số của MOSFET mẫu.
Xem lời đọc
Sự trải rộng này do khuếch tán. Nguyên tử tạp chất dao động nhiệt và dần lan từ chỗ đặc sang chỗ thưa. Nếu hệ số khuếch tán không đổi, bình phương độ rộng tăng thêm hai lần hệ số đó nhân với thời gian. Hình này là ví dụ với ba thời gian ủ, không phải số của MOSFET mẫu. Đường gốc là phân bố vừa cấy xong. Ủ một đơn vị thời gian, phần độ rộng thêm vào là hai mươi nanô mét. Ủ lâu gấp bốn lần, phần độ rộng thêm gấp đôi, và đỉnh cứ thế thấp dần.
Phương trình Fick thứ hai, ∂C/∂t = D ∂²C/∂x², giữ nguyên dạng Gauss và làm phương sai tăng 2D mỗi đơn vị thời gian khi D không đổi và biên đủ xa. Phương trình chỉ chuyển chất, không sinh hay mất chất, nên tổng số nguyên tử giữ nguyên.
Sát bề mặt silicon phải xét điều kiện biên, nên công thức chỉ dùng để ước lượng độ rộng. Ví dụ trên hình: phần độ rộng thêm √(2Dt) bằng 0, 20, 28,3 và 40 nm ứng với thời gian ủ 0, t, 2t và 4t, ghép với σ₀ = 23 nm của bước chỉnh ngưỡng.
Hệ số khuếch tán tăng nhanh theo nhiệt độ
Hệ số khuếch tán của boron tăng 14,7 lần từ 900 lên 1000 °C và 9,9 lần từ 1000 lên 1100 °C.
Hệ số khuếch tán có dạng Arrhenius (phụ thuộc mũ vào nhiệt độ): D = D₀ exp(−Ea/kT), với Ea là năng lượng hoạt hóa (eV).
Ở 1000 °C, D của boron là 1,5×10⁻¹⁴ cm²/s, D của arsenic là 1,3×10⁻¹⁵ cm²/s.
Xem lời đọc
Hệ số khuếch tán không phải hằng số, nó phụ thuộc mạnh vào nhiệt độ. Đồ thị này dùng thang lôga cho hệ số khuếch tán. Boron là đường đỏ, arsenic là đường xanh. Từ chín trăm lên một nghìn độ xê, hệ số của boron tăng gần mười lăm lần. Từ một nghìn lên một nghìn một trăm độ xê, nó tăng gần mười lần. Ở một nghìn độ xê, arsenic khuếch tán chậm hơn boron khoảng mười một lần. Chỉ năm mươi độ chênh, từ một nghìn lên một nghìn năm mươi, đã nhân hệ số của boron lên hơn ba lần.
Boron: D₀ = 0,76 cm²/s, Ea = 3,46 eV. Arsenic: D₀ = 22,9 cm²/s, Ea = 4,10 eV. Đây là hệ số khuếch tán nội tại trong sách giáo khoa bán dẫn, dùng để minh họa. Chúng không nằm trong công thức chế tạo của MOSFET mẫu và DEVSIM không dùng chúng.
Trong mô phỏng quy trình thực, D còn phụ thuộc nồng độ tạp chất, khuyết tật điểm và vật liệu kề bên, nên một đường Arrhenius đơn giản chỉ đúng trong điều kiện nội tại. Arsenic ở 10²⁰–10²¹ cm⁻³ còn vượt xa nồng độ hạt tải nội tại ở nhiệt độ ủ, nên D thực của nó cao hơn giá trị nội tại.
Lịch sử nhiệt quyết định độ trải rộng, không chỉ nhiệt độ đỉnh
Hai lịch sử cùng đỉnh 1050 °C, giữ 0 s và 5 s, cho ∫D dt chênh 8,4 lần.
Khi nhiệt độ T thay đổi theo thời gian, phương sai tăng thêm bằng 2∫D[T(t)]dt.
Thermal budget (ngân sách nhiệt) là mức khuếch tán tổng cộng, cỡ ∫D dt, mà lịch sử nhiệt của wafer cho phép; hai lịch sử cùng nhiệt độ đỉnh vẫn có ngân sách khác nhau.
Xem lời đọc
Hãy so ba lịch sử nhiệt giả định. Lịch sử thứ nhất lên một nghìn năm mươi độ xê rồi xuống ngay. Lịch sử thứ hai cũng lên tới đó nhưng giữ năm giây. Lịch sử thứ ba giữ năm giây ở một nghìn độ xê. Mỗi lịch sử cho một tích phân của hệ số khuếch tán theo thời gian. Tích phân của lịch sử thứ hai lớn hơn lịch sử thứ nhất tám phẩy bốn lần, dù cùng nhiệt độ đỉnh. Phần độ rộng thêm vào lần lượt là hai phẩy sáu, bảy phẩy sáu và bốn phẩy một nanô mét. Vậy nhiệt độ đỉnh không đủ để mô tả bước ủ.
Cả ba tăng 250 °C/s từ 600 °C tới đỉnh, giữ, rồi giảm 80 °C/s về 600 °C. A: đỉnh 1050 °C, không giữ. B: đỉnh 1050 °C, giữ 5 s. C: đỉnh 1000 °C, giữ 5 s. Tích phân ∫D dt của boron tính số với D nội tại ở trang trước.
Đây là ba lịch sử giả định để minh họa, không phải công thức ủ của MOSFET mẫu. Khuyết tật sau cấy chưa được tính, nên độ rộng thêm trên hình là cận dưới cho một bước ủ thật.
Khuyết tật sau cấy làm khuếch tán nhanh hơn dự tính
Nếu chỉ có khuếch tán nội tại, đạt 30 nm phải giữ 1050 °C khoảng 89 s; khuyết tật sau cấy là một lý do mô hình phải dùng số hiệu dụng.
Sau cấy, silicon chứa nhiều point defect (khuyết tật điểm: nguyên tử xen kẽ hoặc chỗ trống trong mạng) hơn mức cân bằng, nên boron khuếch tán nhanh hơn trong lúc khuyết tật còn tồn tại.
Hiện tượng này là transient enhanced diffusion (khuếch tán tăng cường nhất thời, TED). Một D cố định không mô tả được cả chuỗi ủ.
Xem lời đọc
Vậy con số ba mươi nanô mét trong mô hình của ta đến từ đâu? Nếu chỉ có khuếch tán thông thường của boron, ba lịch sử ban nãy chỉ thêm hai đến tám nanô mét. Để thêm đủ ba mươi nanô mét, phải giữ một nghìn năm mươi độ xê khoảng tám mươi chín giây. Nhưng ngay sau cấy, silicon còn nhiều khuyết tật điểm, tức là nguyên tử xen kẽ hoặc chỗ trống trong mạng. Khuyết tật này làm boron khuếch tán nhanh hơn, rồi giảm dần khi khuyết tật mất đi. Hiện tượng đó gọi là khuếch tán tăng cường nhất thời. Một hệ số khuếch tán cố định không mô tả được cả quá trình.
Không. Độ trải hiệu dụng u bù cho TED và các hiệu ứng khác, như khuếch tán tăng theo nồng độ cao của arsenic, trong một số, nên từ u không suy ra được nhiệt độ hay thời gian ủ. Mô tả TED cần mô phỏng quy trình có khuyết tật điểm, ngoài phạm vi của DEVSIM.
Con số 89 s tính bằng t = u²/(2D) với u = 30 nm và D nội tại của boron ở 1050 °C là 5,0×10⁻¹⁴ cm²/s; nó chỉ cho thấy khuếch tán nội tại một mình chậm đến mức nào.
Mô hình dùng một độ trải hiệu dụng cho mỗi bước cấy
Sáu bước cấy có độ trải hiệu dụng từ 13 đến 30 nm; hai giá trị của arsenic được dò cho tiếp giáp đạt 50 và 120 nm.
Effective anneal spread (độ trải hiệu dụng, u) cộng vào ΔRp theo phương sai: σ² = ΔRp² + u².
Arsenic dùng 13,1 nm cho LDD và 22,5 nm cho nguồn/máng, dò sao cho tiếp giáp sâu 50 và 120 nm.
Xem lời đọc
Với MOSFET mẫu, mô hình dùng một số duy nhất cho mỗi bước cấy, gọi là độ trải hiệu dụng. Nó cộng với độ phân tán sau cấy theo bình phương. Bước chỉnh ngưỡng đi từ hai mươi ba lên ba mươi tám nanô mét. Bước cấy nguồn máng của arsenic đi từ chín phẩy chín lên hai mươi lăm nanô mét. Hai số của arsenic được dò sao cho tiếp giáp đạt năm mươi và một trăm hai mươi nanô mét. Vì vậy chúng là số hiệu chỉnh, không đọc ra được nhiệt độ hay thời gian ủ. Đỉnh nồng độ giảm nhiều nhất ở hai bước arsenic, hơn hai lần.
| Bước | Ion | ΔRp (nm) | u (nm) | σ sau ủ (nm) | Đỉnh trước ủ (cm⁻³) | Đỉnh sau ủ (cm⁻³) |
|---|---|---|---|---|---|---|
| Giếng | B 200 keV | 93 | 30 | 98 | 3,2×10¹⁷ | 3,1×10¹⁷ |
| Chống xuyên thấu | B 60 keV | 56 | 30 | 64 | 2,1×10¹⁷ | 1,9×10¹⁷ |
| Chỉnh ngưỡng | B 15 keV | 23 | 30 | 38 | 1,4×10¹⁸ | 9,0×10¹⁷ |
| LDD | As 10 keV | 3,6 | 13,1 | 14 | 4,4×10²⁰ | 1,8×10²⁰ |
| Halo | B 20 keV | 28 | 20 | 34 | 7,1×10¹⁷ | 5,8×10¹⁷ |
| Nguồn/máng | As 40 keV | 9,9 | 22,5 | 25 | 1,2×10²¹ | 5,5×10²⁰ |
Ba bước boron và halo dùng u đặt trực tiếp trong công thức chế tạo; chỉ hai giá trị arsenic được dò theo mục tiêu tiếp giáp. Đỉnh của halo là đỉnh của một chùm nửa liều. Đỉnh của hai bước arsenic là nồng độ tổng, chưa phải nồng độ hoạt động; phần hoạt động bị cắt ở 3×10²⁰ cm⁻³.
Độ trải của ủ dời tiếp giáp và rút ngắn kênh
Tăng độ trải của arsenic thêm 20 % làm tiếp giáp nguồn/máng sâu thêm 18 nm và kênh luyện kim ngắn đi 13 nm, do tiếp giáp LDD sát cổng.
Metallurgical channel length (chiều dài kênh luyện kim) là khoảng cách giữa hai tiếp giáp n/p dọc mặt silicon.
Nhân u của hai bước arsenic với 0,8, 1,0 và 1,2: kênh luyện kim dài 123,8, 110,8 và 98,0 nm; cổng dài 180 nm.
Xem lời đọc
Cuối cùng, độ trải khi ủ làm thay đổi hình học của tiếp giáp. Hãy nhân độ trải của hai bước arsenic với không phẩy tám, một, và một phẩy hai. Ở hệ số một, tiếp giáp nguồn máng sâu một trăm hai mươi nanô mét. Tăng hệ số lên một phẩy hai, nó sâu thêm mười tám nanô mét. Kênh do tiếp giáp của lớp arsenic nông sát mép cổng quyết định, và lớp này chỉ sâu thêm sáu phẩy sáu nanô mét. Cổng dài một trăm tám mươi nanô mét, còn kênh luyện kim giảm từ gần một trăm mười một xuống chín mươi tám nanô mét. Chỉ đổi mức ủ, cấu trúc đã khác, trước khi tính bất kỳ dòng điện nào.
Ba cấu hình trên chỉ đổi pha tạp bằng mô hình giải tích; chưa chạy DEVSIM cho chúng nên bài không nêu thay đổi điện áp ngưỡng hay dòng điện. Tiếp giáp LDD là 43,3, 49,9 và 56,5 nm; tiếp giáp nguồn/máng là 102,8, 120,2 và 138,4 nm.
Chiều dài kênh luyện kim do tiếp giáp LDD sát mép cổng quyết định: LDD sâu thêm khoảng 6,6 nm nên mỗi bên lấn vào kênh cỡ 6 nm, kênh ngắn đi 13 nm. Tiếp giáp nguồn/máng bị spacer đẩy xa mép cổng nên sâu thêm 18 nm mà không đổi kênh tương ứng. Kênh điện còn phụ thuộc vùng nghèo, nên khác kênh luyện kim.
Số liệu
- Thiết bị: NMOS mẫu 180 nm; profile tại x = 0,05 µm (qua nguồn, xa cổng).
- Mô hình ủ: Ủ trong mô hình dự án là phép nhòe Gauss hiệu dụng: σ² = ΔR_p² + u², u là số hiệu dụng dò sao cho tiếp giáp LDD đạt 50 nm và nguồn/máng đạt 120 nm (arsenic) hoặc đặt tay (boron 30, 20 nm). Không có phương trình khuếch tán theo thời gian, không có khuyết tật, không có tách pha.
- Hệ số khuếch tán: D(T) = D0·exp(−Ea/kT) với boron D0 = 0,76 cm²/s, Ea = 3,46 eV; arsenic D0 = 22,9 cm²/s, Ea = 4,10 eV (hệ số khuếch tán nội tại trong sách giáo khoa bán dẫn). Chỉ dùng để minh họa; không dùng trong DEVSIM và không thuộc công thức chế tạo của MOSFET mẫu.
- Lịch sử nhiệt: Ba lịch sử nhiệt giả định để minh họa: tăng 250 °C/s từ 600 °C tới đỉnh, giữ, giảm 80 °C/s về 600 °C; ∫D dt tính số.
- Bước chỉnh ngưỡng: đỉnh 1,43×10^18 → 9,00×10^17 cm^-3, ΔR_p 23 nm, u 30 nm, σ sau ủ 37,8 nm.
- ∫D dt của boron: A 3,40×10^-14, B 2,86×10^-13, C 8,60×10^-14 cm^2; thời gian giữ 1050 °C để đạt σ = 30 nm chỉ bằng khuếch tán nội tại: 89,4 s.
- Độ trải arsenic × 0,8: tiếp giáp LDD 43,3 nm, nguồn/máng 102,8 nm, kênh luyện kim 123,8 nm.
- Độ trải arsenic × 1: tiếp giáp LDD 49,9 nm, nguồn/máng 120,2 nm, kênh luyện kim 110,8 nm.
- Độ trải arsenic × 1,2: tiếp giáp LDD 56,5 nm, nguồn/máng 138,4 nm, kênh luyện kim 98,0 nm.
- Nguồn: nghien-cuu/transistor-mau/quy_trinh.py, nmos_config.py, xuat_u_nhiet.py, ket-qua/u-nhiet/u_nhiet.json.