Tổng hợp NMOS: hồ sơ profile và hồ sơ kết quả device
Hồ sơ profile: cùng liều, đỉnh thấp hơn, rộng hơn
Lớp arsenic 3,0×10¹⁵ cm⁻² có đỉnh 1,2×10²¹ cm⁻³ trước ủ và 5,5×10²⁰ cm⁻³ sau ủ, còn liều tích phân vẫn là 3,0×10¹⁵ cm⁻².
Độ lệch chuẩn tăng từ 9,9 nm lên 24,6 nm; với phân bố Gauss, phương sai cộng: 9,9² + 22,5² = 24,6² (nm²).
Đỉnh thấp hơn không đồng nghĩa mất liều khi tích phân giữ nguyên.
Xem lời đọc
Ta xét lớp arsenic của vùng nguồn và máng, trước và sau khi ủ. Trước khi ủ, profile hẹp, đỉnh cỡ một phẩy hai nhân mười mũ hai mươi mốt. Sau khi ủ, nó rộng ra và đỉnh chỉ còn năm phẩy năm nhân mười mũ hai mươi. Nhưng liều tích phân vẫn là ba nhân mười mũ mười lăm trên xen ti mét vuông. Đỉnh thấp hơn nên không có nghĩa là mất liều. Độ rộng tăng khi ủ, và với phân bố Gauss thì các phương sai cộng lại.
Lớp arsenic cấy sâu của vùng nguồn–máng: 3,0×10¹⁵ cm⁻² ở 40 keV, Rp = 27 nm, ΔRp = 9,9 nm (bảng LSS gần đúng của dự án), cộng nhòe ủ hiệu dụng 22,5 nm, có ảnh phản xạ ở mặt silicon để liều ở lại trong silicon. Trước ủ đỉnh 1,21×10²¹ cm⁻³ ở 27 nm; sau ủ đỉnh 5,5×10²⁰ cm⁻³ ở 18 nm, mặt silicon 5,3×10²⁰ cm⁻³ (tỉ số đỉnh 2,2). Đỉnh dịch từ 27 nm về 18 nm do điều kiện phản xạ ở mặt silicon của mô hình. Phần vượt giới hạn hoạt hóa 3×10²⁰ cm⁻³ nằm trong 0–51 nm; arsenic hoạt hóa còn 2,0×10¹⁵ cm⁻² trong liều 3,0×10¹⁵.
Đây là mô hình pha tạp giải tích; độ nhòe là số hiệu dụng chọn để khớp độ sâu tiếp giáp mục tiêu 0,12 µm, không phải mô phỏng khuếch tán.
Rộng ra chưa đủ để chọn hệ số khuếch tán không đổi hay TED
Bề rộng là đầu vào của mô hình, không phải bằng chứng về cơ chế; một lần ủ chưa chọn được hệ số khuếch tán không đổi hay khuếch tán tăng cường tạm thời.
TED (transient enhanced diffusion, khuếch tán tăng cường tạm thời) làm phương sai tăng nhanh lúc đầu rồi chậm lại; khuếch tán Fick với D không đổi làm phương sai tăng tuyến tính theo thời gian.
Mô hình ủ của NMOS mẫu chỉ có một độ nhòe hiệu dụng, không chứa quy luật theo thời gian.
Xem lời đọc
Profile rộng ra, nhưng bề rộng này là đầu vào của mô hình, không phải bằng chứng về cơ chế. Từ một lần ủ, ta chưa chọn được cơ chế. Khi hệ số khuếch tán không đổi, phương sai tăng tuyến tính theo thời gian. Khuếch tán tăng cường tạm thời có hệ số khuếch tán tăng tạm thời, nên phương sai tăng nhanh lúc đầu rồi chậm lại. Mô hình mẫu chỉ có một độ nhòe hiệu dụng, đặt để khớp độ sâu tiếp giáp. Muốn chọn cơ chế, ta cần phương sai ở nhiều thời gian ủ và dữ liệu khuyết tật.
Phương sai đo ở ít nhất ba thời gian ủ, dữ liệu khuyết tật, và khi cần là dữ liệu điện (Hall hoặc điện trở tấm) để tách hoạt hóa khỏi độ linh động. Điện trở tấm chỉ cho tích của hoạt hóa và độ linh động nên không tách được hai nguyên nhân.
Hồ sơ kết quả device gồm bảy mục
Hồ sơ của NMOS mẫu ghi cấu trúc, trường pha tạp, tiếp xúc, bộ mô hình, điều kiện quét, chuẩn hóa dòng và kiểm số.
Thiếu một mục thì khó tái lập con số hoặc khó đánh giá độ tin cậy.
Mỗi con số trong hồ sơ phải đi kèm cấu hình tạo ra nó.
Xem lời đọc
Một kết quả device chỉ có giá trị khi có hồ sơ đi kèm. Hồ sơ của NMOS mẫu có bảy mục. Đó là cấu trúc, trường pha tạp và tiếp xúc. Rồi đến bộ mô hình, điều kiện quét và chuẩn hóa dòng. Cuối cùng là các kiểm số. Thiếu một mục thì khó tái lập con số hoặc khó đánh giá độ tin cậy.
Cách rút Vt, SS và DIBL nằm trong mục điều kiện quét và chuẩn hóa. Hồ sơ ghi cái đã dùng, không ghi cái đã đúng với thực nghiệm: NMOS mẫu chưa có dữ liệu đo nào, và các tham số chưa được hiệu chỉnh với một công nghệ thật.
Kết quả so với dải dự kiến: bốn trong năm đại lượng nằm trong dải
Vt 0,495 V, Ion 0,553 mA/µm, Ioff 4,5 pA/µm và SS 83,8 mV/dec nằm trong dải dự kiến; DIBL 25,3 mV/V thấp hơn dải dự kiến 40–100 (dải của dự án, không phải đặc tả).
DIBL thấp hơn là tốt hơn về vật lý; chưa rõ chỗ lệch do mô hình hay do dải đặt chưa phù hợp. Dải dự kiến là điều kiện của dự án mẫu, không phải thông số của một công nghệ thật.
Kiểm số không cho thấy sai số lưới hay bảo toàn đủ lớn để giải thích chỗ thiếu: Ion đổi 0,6% ở bước tinh lưới cuối, DIBL đổi không quá 0,011% ở hai bước cuối, bảo toàn dòng lệch dưới 1%.
Xem lời đọc
Ta so kết quả của NMOS mẫu với dải dự kiến của dự án. Điện áp ngưỡng, dòng bật, dòng tắt và độ dốc dưới ngưỡng đều nằm trong dải. Độ chênh ngưỡng theo điện áp máng chỉ hai mươi lăm phẩy ba mili vôn trên vôn, thấp hơn dải từ bốn mươi đến một trăm. Các kiểm số không cho thấy lưới hay bảo toàn đủ lớn để giải thích chỗ lệch này. Vậy chỗ lệch có thể do mô hình, cấu trúc hoặc do dải dự kiến, còn cách tính ít khả năng hơn.
| Đại lượng | Giá trị | Dải dự kiến | Trạng thái |
|---|---|---|---|
| Vt ngoại suy (V) | 0,495 | 0,47–0,53 | đạt |
| Ion (mA/µm) | 0,553 | 0,5–0,6 | đạt |
| Ioff (pA/µm) | 4,51 | 1–30 | đạt |
| SS (mV/dec) | 83,8 | 75–90 | đạt |
| DIBL (mV/V) | 25,3 | 40–100 | thấp hơn dải dự kiến |
Ion ở VG = VD = 1,8 V; Ioff ở VG = 0, VD = 1,8 V; DIBL tính từ hiệu Vt dòng hằng giữa VD = 0,05 và 1,8 V.
Mỗi giả thuyết cần một quan sát phân biệt
Trong các thay đổi đã thử từng thứ một ở L = 0,18 µm, DIBL chỉ nằm trong 15–32 mV/V; chỉ L = 0,15 µm đưa DIBL vào dải (47,8 mV/V), và Vt dòng hằng giảm khoảng 34 mV.
Với mỗi giả thuyết, chọn một quan sát có khả năng phân biệt: nhiều chiều dài L cho điện tĩnh kênh ngắn, nhiều VD cho vận chuyển, nhiều nhiệt độ hoặc xung cho nhiệt.
Một thay đổi khiến DIBL nhích khoảng 1 mV/V thì chưa phải nguyên nhân của chỗ thiếu 15 mV/V.
Xem lời đọc
Ta thử từng giả thuyết cho chỗ thiếu của độ chênh ngưỡng. Đổi lưới không làm nó nhúc nhích. Đổi mô hình độ linh động chỉ làm nó đổi khoảng một mili vôn trên vôn. Bỏ halo làm nó tăng khoảng ba mili vôn trên vôn. Đổi bề dày oxit làm nó đổi nhiều hơn, nhưng cũng kéo điện áp ngưỡng đi rất xa. Trong các thay đổi đã thử từng thứ một, chỉ khi rút ngắn chiều dài cổng xuống không phẩy mười lăm micromet, nó mới vào dải, và điện áp ngưỡng giảm ba mươi bốn mili vôn. Mỗi giả thuyết cần một quan sát phân biệt, không chỉ một đường khớp.
| Thay đổi | DIBL (mV/V) |
|---|---|
| NMOS mẫu | 25,3 |
| lưới mịn ×0,6 | 25,3 |
| độ linh động: khối + bão hòa vận tốc / chỉ khối | 24,3 / 24,9 |
| nhám δ × 2 | 25,1 |
| bỏ giếng retrograde | 25,3 |
| liều S/D sâu một nửa | 25,0 |
| bỏ cấy chống xuyên thấu | 25,7 |
| bỏ halo | 28,6 |
| liều LDD một nửa / bỏ LDD | 21,7 / 15,1 |
| oxit 3,1 / 5,1 nm | 19,4 / 31,9 |
| L = 0,15 / 0,12 µm | 47,8 / 106,9 |
Các lần đổi cấu trúc cũng làm Vt và Ion đổi nhiều (ví dụ oxit 3,1 nm cho Vt dòng hằng 0,334 V, gốc 0,470 V; L = 0,15 µm cho 0,436 V), nên không thể dùng để chỉnh riêng DIBL mà giữ nguyên các đại lượng khác. Nhiệt độ chưa được thử: mô hình không có tự nung nóng.
Khớp một lần chưa đủ kết thúc: báo miền áp dụng
Hồ sơ NMOS mẫu nêu miền đã mô phỏng (L = 0,18 µm, VD ≤ 1,8 V, 300 K), phần ngoài dải dự kiến (DIBL) và phần chưa có dữ liệu (đo, nhiệt).
Khi đã chỉnh tham số theo dải dự kiến hoặc dữ liệu đo, vẫn phải kiểm lại các đại lượng từng khớp, các trường vật lý và điều kiện giữ lại.
Báo miền áp dụng thay vì chỉ báo đường khớp.
Xem lời đọc
Một đường khớp sau một lần chỉnh tham số chưa phải điểm kết thúc. Ta kiểm lại các đại lượng từng khớp, các trường vật lý và điều kiện giữ lại. Với NMOS mẫu, bốn đại lượng đạt dải, độ chênh ngưỡng thì thấp hơn dải. Chưa có dữ liệu đo, và cũng chưa xét nhiệt độ. Vì vậy hồ sơ phải ghi miền áp dụng: chiều dài cổng không phẩy mười tám micromet, điện áp máng tới một phẩy tám vôn, ba trăm ken vin.
Chưa nói NMOS mẫu đúng với một linh kiện thật: chưa có dữ liệu đo, chưa kiểm ở nhiệt độ khác 300 K, chưa có tự nung nóng, thống kê Boltzmann ở vùng nguồn–máng pha tạp rất cao là gần đúng, và DIBL thấp hơn dải mục tiêu. Dữ liệu Vt(L) từ 0,12 đến 1,0 µm có trong dự án nhưng chưa được đối chiếu với đo.
Số liệu
- Thiết bị: NMOS mẫu 180 nm (L = 0,18 µm, oxide 4,1 nm), 300 K.
- Nguồn: nmos_config.py, quy_trinh.py (mô hình pha tạp giải tích), DEVSIM 2D (nmos-mau, vt-theo-L), bài 15 và bài 16.
- Lưu ý: mô hình ủ của NMOS mẫu là nhòe hiệu dụng khớp độ sâu tiếp giáp mục tiêu 0,12 µm, không phải mô phỏng khuếch tán; chưa có dữ liệu đo nào.
- Lớp arsenic cấy sâu vùng nguồn–máng: liều 3,00×10^15 cm^-2; R_p = 27 nm, ΔR_p = 9,9 nm, nhòe ủ hiệu dụng 22,5 nm; σ trước ủ 9,9 nm, sau ủ 24,6 nm; đỉnh trước ủ 1,21×10^21 cm^-3 tại 27 nm; đỉnh sau ủ 5,46×10^20 cm^-3 tại 18 nm; mặt silicon sau ủ 5,33×10^20 cm^-3; liều tích phân sau ủ 3,00×10^15 cm^-2; arsenic hoạt hóa (cắt ở 3×10^20) 2,03×10^15 cm^-2; độ sâu tiếp giáp vùng nguồn 121 nm.
- vt_max_gm_V: 0,495 (dải 0.47–0.53): đạt.
- ion_mA_per_um: 0,553 (dải 0.5–0.6): đạt.
- ioff_pA_per_um: 4,506 (dải 1–30): đạt.
- ss_mV_per_dec: 83,820 (dải 75–90): đạt.
- dibl_mV_per_V: 25,305 (dải 40–100): thấp hơn dải.
- DIBL khi đổi từng thứ: NMOS mẫu 25,3; lưới mịn ×0,6 25,3; độ linh động: khối + vận tốc 24,3; độ linh động: chỉ khối 24,9; đổi nhám δ × 2 25,1; bỏ giếng retrograde 25,3; liều S/D sâu một nửa 25,0; bỏ cấy chống xuyên thấu 25,7; bỏ halo 28,6; liều LDD một nửa 21,7; bỏ LDD 15,1; oxit 3,1 nm 19,4; oxit 5,1 nm 31,9; L = 0,15 µm 47,8; L = 0,12 µm 106,9 (mV/V).
- Kiểm số: tinh lưới bước đầu/cuối làm I_on đổi 2,13% / 0,64%; V_t đổi 0,071%; bảo toàn dòng lớn nhất 0,99%; 15051 nút silicon.