Quét điện áp diode và tụ MOS
Mỗi điểm J–V gắn với một nghiệm
Ở 0,3; 0,5 và 0,7 V, dòng là 1,5×10⁻⁵, 1,3×10⁻² và 2,5 A/cm², mỗi giá trị đi với một bản đồ n, p riêng.
Chọn một điểm trên đường J–V thì phải hiện đúng bản đồ của điểm đó, không dùng một hình vùng nghèo cố định cho cả đường.
Tốc độ tái hợp cực đại ở tiếp giáp tăng từ 1,7×10¹⁹ lên 7,9×10²⁰ rồi 1,1×10²² cm⁻³s⁻¹ qua ba điểm.
Xem lời đọc
Một đường J–V là một chuỗi nghiệm, mỗi điểm có một bản đồ riêng. Ta chọn ba điểm trên đường: không phẩy ba, không phẩy năm và không phẩy bảy vôn. Dòng tăng từ cỡ mười mũ âm năm lên hơn hai ampe trên xen ti mét vuông. Ở mỗi điểm, hạt tải thiểu số được tiêm vào hai phía nhiều hơn. Tốc độ tái hợp ở tiếp giáp tăng gần ba bậc. Vì vậy không dùng một hình vùng nghèo cố định cho cả đường.
Diode p–n đối xứng NA = ND = 10¹⁶ cm⁻³, silicon 300 K, mỗi vùng trung hòa dài 150 µm, tuổi thọ SRH 10⁻⁷ s, giải bằng bộ giải 1D của dự án (không phải DEVSIM). Tốc độ tái hợp lấy trong ±0,5 µm quanh tiếp giáp.
Dòng thuận có hai nguồn: tái hợp và khuếch tán
Tái hợp trong vùng nghèo chiếm 66% dòng ở 0,3 V, 6,6% ở 0,5 V và dưới 1% ở 0,7 V.
Phần còn lại là khuếch tán của hạt thiểu số ở hai vùng trung hòa.
Hệ số lý tưởng cục bộ n = dV/(VT d ln J) giảm từ 1,72 ở 0,1 V xuống 1,05 ở 0,475 V.
Xem lời đọc
Dòng thuận có hai nguồn. Một phần là tái hợp trong vùng nghèo, phần còn lại là khuếch tán của hạt thiểu số. Ở không phẩy ba vôn, hai phần ba dòng là tái hợp trong vùng nghèo. Ở không phẩy bảy vôn, tỉ lệ đó chỉ còn dưới một phần trăm. Hệ số lý tưởng cục bộ vì vậy giảm từ khoảng một phẩy bảy xuống gần một. Một hệ số lý tưởng đơn lẻ không cho biết cơ chế nào đang chi phối.
Dòng tái hợp là q nhân tích phân tốc độ tái hợp SRH trong vùng nghèo theo xấp xỉ vùng nghèo (kém tin cậy gần Vbi = 0,714 V, khi vùng nghèo gần như biến mất); phần khuếch tán là dòng tổng trừ phần đó. Hệ số lý tưởng cục bộ lấy theo điện áp đặt vào, sai phân hữu hạn giữa hai điểm kề.
Dòng lớn lệch hàm mũ do điện trở nối tiếp
Ở 1,0 V, bộ giải cho 13,5 A/cm² còn công thức Shockley cho 3,0×10⁶; hệ số lý tưởng theo điện áp đặt là 11,9 nhưng theo điện áp trên tiếp giáp vẫn là 0,99.
Cần điện áp trên tiếp giáp để tách điện trở nối tiếp khỏi các nguyên nhân khác; thêm Rs = 0,0275 Ω·cm² vào công thức cho 11,7 A/cm², gần 13,5.
Mô hình đẳng nhiệt nên chưa xét nung nóng; tiêm mức cao cũng làm độ dẫn vùng trung hòa tăng.
Xem lời đọc
Ở dòng lớn, dòng thuận không còn tăng theo hàm mũ. Ở một vôn, công thức lý tưởng cho ba triệu ampe trên xen ti mét vuông, bộ giải chỉ cho mười ba. Hệ số lý tưởng tính theo điện áp đặt vào tăng lên gần mười hai. Nhưng tính theo điện áp trên tiếp giáp, nó vẫn bằng một. Vậy phần lệch nằm ở sụt áp ngoài tiếp giáp, chứ tiếp giáp vẫn theo hàm mũ. Muốn tách điện trở nối tiếp khỏi các nguyên nhân khác, ta cần điện áp nội và dữ liệu nhiệt.
| V (V) | J bộ giải (A/cm²) | J Shockley | J Shockley + Rs | n cục bộ theo V | n cục bộ theo Vj |
|---|---|---|---|---|---|
| 0,625 | 0,738 | 1,51 | 0,709 | 1,72 | 1,01 |
| 0,775 | 4,82 | 499 | 4,44 | 5,48 | 1,00 |
| 1,000 | 13,5 | 3,0×10⁶ | 11,7 | 11,9 | 0,99 |
Phần chênh còn lại giữa 13,5 và 11,7 A/cm² là do Rs tính từ độ dẫn cân bằng, còn tiêm mức cao làm độ dẫn tăng.
Điện tích cổng cân bằng với bán dẫn
Đế loại p 7,44×10¹⁷ cm⁻³ tích lũy dưới −1,03 V, nghèo từ −1,03 đến 0,48 V và đảo mạnh trên 0,48 V.
Capacitance (điện dung) là đáp ứng của điện tích với biến thiên điện áp trong điều kiện xác định: C = dQg/dVg.
Oxit 4,1 nm cho điện dung oxit Cox = 0,842 µF/cm².
Xem lời đọc
Tụ MOS có cổng điều khiển điện tích ở bề mặt silicon. Ở điện áp cổng âm sâu, lỗ trống tích lũy sát oxit. Từ âm một vôn đến không phẩy bốn tám vôn, bề mặt bị nghèo hạt tải đa số. Trên không phẩy bốn tám vôn, electron tạo lớp đảo. Điện dung là độ dốc của điện tích cổng theo điện áp cổng.
Poisson–Boltzmann 1D giải tích theo thế bề mặt ψs, cổng n+ poly, εox = 3,9, bỏ qua lượng tử hóa lớp đảo và suy giảm cổng poly, không có điện tích oxit. VFB = −1,029 V; ngưỡng đảo mạnh khi ψs = 2φF = 0,937 V, tương ứng Vg = 0,480 V. Đây không phải DEVSIM.
C–V phụ thuộc điều kiện đo
Khi lớp đảo theo kịp tín hiệu, C/Cox lên 0,97 ở 2 V; khi không theo kịp, nó giữ ở 0,234, ứng với bề rộng vùng nghèo 40,4 nm.
Ở tần số thấp electron của lớp đảo theo tín hiệu; ở tần số cao chỉ vùng nghèo đáp ứng nên C = Cox nối tiếp với ε/Wmax.
Trong mô hình này, hai đường trùng nhau ở tích lũy và nghèo, và tách nhau từ ngưỡng đảo mạnh.
Xem lời đọc
Điện dung còn phụ thuộc điều kiện đo. Tín hiệu đủ chậm thì electron của lớp đảo kịp đi vào rồi ra, và điện dung trở về gần điện dung oxit. Tín hiệu nhanh thì lớp đảo không kịp, chỉ vùng nghèo đáp ứng. Vùng nghèo lúc đó dày bốn mươi nanômét, và điện dung chỉ còn khoảng hai mươi ba phần trăm điện dung oxit. Trong mô hình này, hai đường trùng nhau ở tích lũy và tách nhau từ ngưỡng đảo mạnh. Vậy một đường C–V chỉ có nghĩa khi biết điều kiện đo.
Đường cao tần là gần đúng: từ khi ψs vượt 2φF, lớp đảo không đáp ứng và vùng nghèo giữ ở Wmax = √(4εφF/qNA) = 40,4 nm, Cd,min = 0,257 µF/cm². Không có mô phỏng theo tần số, và điều kiện đo thật còn gồm bẫy interface, không có trong mô hình này.
Dịch đường C–V chưa xác định điện tích cố định
Đường C–V dịch −0,1 V có thể do điện tích cố định 5,3×10¹¹ cm⁻² hoặc do công thoát cổng thấp hơn 0,1 eV, và hai trường hợp cho đường giống hệt nhau.
ΔVFB = −qQf/Cox, với Qf là mật độ điện tích sát mặt phân cách silicon–oxit; công thoát của cổng, pha tạp, định nghĩa điện áp và các điện tích khác cũng làm đường dịch.
Cần ràng buộc độc lập: giá trị Cmin/Cox = 0,234 cho biết pha tạp, không cho biết Qf.
Xem lời đọc
Giả sử đường C–V dịch sang trái không phẩy một vôn. Điện tích cố định dương cỡ năm phẩy ba nhân mười mũ mười một trên xen ti mét vuông giải thích được. Công thoát của cổng thấp hơn không phẩy một e vê cũng giải thích được. Hai đường trùng nhau đến từng điểm. Nên chỉ riêng độ dịch chưa xác định được điện tích cố định. Cần thêm một ràng buộc độc lập.
Số liệu
- Thiết bị: Diode p–n đối xứng N_A = N_D = 1,0×10^16 cm^-3, Si 300 K, mỗi vùng trung hòa 150 µm, tuổi thọ SRH 1,0×10^-7 s; tụ MOS đế loại p N_A = 7,44×10^17 cm^-3, oxit 4,1 nm, cổng n+ poly.
- Mô hình: Diode: bộ giải 1D của dự án (Poisson + liên tục, Scharfetter–Gummel, SRH, ohmic), không phải DEVSIM. Tụ MOS: Poisson–Boltzmann 1D giải tích theo ψ_s, bỏ qua lượng tử hóa lớp đảo và suy giảm cổng poly; C cao tần là gần đúng lớp đảo không đáp ứng (vùng nghèo giữ ở W_max), không phải mô phỏng theo tần số. Hai điện tích Q_f và công thoát cổng chỉ minh họa, không lấy từ NMOS mẫu.
- Diode: V_bi = 0,7143 V; R_s = 0,0275 Ω·cm².
- V = 0,3 V: J = 1,54×10^-5 A/cm²; tái hợp trong vùng nghèo 65,94 % dòng; tốc độ tái hợp cực đại 1,65×10^19 cm^-3 s^-1; E cực đại 2,35×10^4 V/cm.
- V = 0,5 V: J = 1,27×10^-2 A/cm²; tái hợp trong vùng nghèo 6,60 % dòng; tốc độ tái hợp cực đại 7,87×10^20 cm^-3 s^-1; E cực đại 1,58×10^4 V/cm.
- V = 0,7 V: J = 2,47×10^0 A/cm²; tái hợp trong vùng nghèo 0,40 % dòng; tốc độ tái hợp cực đại 1,13×10^22 cm^-3 s^-1; E cực đại 8,28×10^3 V/cm.
- Hệ số lý tưởng cục bộ: 1,72 ở 0,1 V; 1,05 ở 0,475 V; theo điện áp trên tiếp giáp ở 1,0 V: 0,99; theo điện áp đặt vào ở 1,0 V: 11,9.
- Ở 1,0 V: J bộ giải 13,49 A/cm², Shockley 3,01×10^6, Shockley + R_s 11,71.
- Tụ MOS: C_ox = 0,842 µF/cm²; φ_F = 0,4686 V; V_FB = -1,029 V; V_T = 0,480 V; W_max = 40,4 nm; C_d,min = 0,257 µF/cm²; C_min/C_ox = 0,2336.
- Dịch ΔV = -0,10 V ứng với Q_f = 5,26×10^11 cm^-2 (hoặc công thoát cổng thấp hơn 0,1 eV); trong mô hình này hai nguyên nhân cho cùng một đường, độ lệch bằng 0.
- Nguồn: src/lib/physics/td-diode1d.js; scripts/so-lieu/quet-dien-ap-diode-va-tu-mos.mjs.