Lưới và hội tụ: độ ổn định theo lưới, hội tụ và bảo toàn
Mỗi đại lượng cần kiểm riêng theo lưới
Qua ba lần tinh lưới, Ion giảm đều từ 0,564 xuống 0,545 mA/µm, còn |Ex| lớn nhất sát mặt đổi 4,68 → 4,61 → 4,57 → 4,59×10⁵ V/cm, không đơn điệu.
Dòng đầu cực là đại lượng tổng hợp; cực trị cục bộ phụ thuộc thêm vào khoảng cách nút ở chỗ có cực trị.
Một đại lượng ổn định chưa bảo đảm đại lượng khác ổn định.
Xem lời đọc
Ta tinh lưới ba lần và theo dõi từng đại lượng. Dòng bật giảm đều, từ khoảng không phẩy năm sáu xuống không phẩy năm bốn năm miliampe trên micromet. Trường dọc kênh lớn nhất sát mặt thì không đổi đều như vậy. Nó giảm, rồi tăng nhẹ ở lưới mịn nhất. Vậy mỗi đại lượng cần kiểm riêng. Một đại lượng ổn định chưa bảo đảm đại lượng khác ổn định.
Ion là ID ở VG = VD = 1,8 V. |Ex| là trường dọc kênh lớn nhất trên hàng nút sát mặt (hàng đầu tiên sâu từ 0,5 nm), ở x ≈ 0,452 µm, gần mép cổng phía máng; đây không phải cực đại trường của toàn linh kiện. Bốn mức lưới nhân khoảng cách nút với 1,6; 1,0; 0,8 và 0,6.
Nếu dòng ổn định mà cực đại trường đổi nhiều, chưa dùng nghiệm để dự báo đánh thủng thác lũ: cần kiểm miền trường và tích phân tốc độ sinh hạt tải. Ở NMOS mẫu hai đại lượng đổi cùng cỡ vài phần trăm nên chưa gặp tình huống đó.
Tinh lưới giữ cùng hình học
Số nút silicon tăng từ 6 215 lên 15 051 rồi 39 039 (vẽ ba trong bốn mức) trong khi cấu trúc, pha tạp và dung sai bộ giải giữ nguyên.
Chỉ khoảng cách nút thay đổi; chiều dài cổng 0,18 µm, oxide 4,1 nm, vách cách bên 70 nm và pha tạp giải tích không đổi.
Nếu mỗi lưới biểu diễn một hình học khác, kết quả đổi gồm cả sai số hình học.
Xem lời đọc
Ta so ba lưới trên cùng một mặt cắt, quanh mép cổng phía máng. Khoảng cách nút nhỏ dần. Số nút silicon tăng từ hơn sáu nghìn lên hơn mười lăm nghìn, rồi gần bốn mươi nghìn. Chiều dài cổng, độ dày oxit, vách cách bên và pha tạp đều giữ nguyên. Nhờ vậy kết quả đổi chỉ do khoảng cách nút. Nếu mỗi lưới có một hình học khác, ta sẽ lẫn sai số hình học vào đó.
Các đường lưới x và y của lưới tích tensor (DEVSIM), trong cửa sổ x từ 0,40 đến 0,52 µm, độ sâu 0 đến 60 nm, quanh mép cổng phía máng (x = 0,48 µm). Mức ×1,6 có 6 215 nút silicon, ×1,0 có 15 051, ×0,8 có 22 366 và ×0,6 có 39 039.
Độ lệch δ<sub>f</sub> giữa hai lưới kề nhau
Vt dòng hằng đổi 0,37%, 0,09% và 0,07% qua ba bước tinh lưới, còn Ioff đổi 4,8%, 0,8% và 1,0%.
δf = |fmịn − fthô| / max(|fmịn|, fscale); fscale là thang có ý nghĩa để tránh chia cho số gần không.
Một ngưỡng nhỏ tùy ý không thay cho yêu cầu chính xác của bài toán.
Xem lời đọc
Để so các lưới, ta dùng độ lệch tương đối giữa hai lưới kề nhau. Mẫu số là trị tuyệt đối của đại lượng ở lưới mịn hơn, nhưng không nhỏ hơn một thang chọn trước. Thang đó tránh chia cho số gần không. Điện áp ngưỡng đổi dưới bốn phần mười phần trăm mỗi bước. Dòng tắt vẫn đổi khoảng một phần trăm ở hai bước cuối. Chưa có ngưỡng chung cho mọi linh kiện, mà phải theo yêu cầu của bài toán.
| Đại lượng | fscale (chọn minh họa) | ×1,6 → ×1,0 | ×1,0 → ×0,8 | ×0,8 → ×0,6 | ||
|---|---|---|---|---|---|---|
| Ion | 0,01 mA/µm | 2,13% | 0,69% | 0,64% | ||
| Ioff | 0,1 pA/µm | 4,84% | 0,84% | 0,98% | ||
| Vt dòng hằng | 1 mV | 0,37% | 0,09% | 0,07% | ||
| SS | 1 mV/dec | 0,07% | 0,02% | 0,02% | ||
| DIBL | 1 mV/V | 0,16% | 0,01% | 0,002% | ||
| \ | Ex\ | lớn nhất | 10³ V/cm | 1,73% | 0,83% | 0,40% |
Các fscale ở đây đều nhỏ hơn nhiều giá trị của đại lượng nên không đổi kết quả; chúng được chọn để minh họa, không phải tiêu chí của một công nghệ. Bước mịn dần không chia đôi (nhân 1,6; 1,25; 1,33), nên δf giữa các bước không so thẳng với bậc hội tụ lý thuyết.
Hội tụ: cập nhật nghiệm và phần dư
Bước VD từ 0,05 lên 0,15 V hội tụ sau 8 vòng, từ 0,15 lên 0,65 V sau 14 vòng, còn bước từ 0,65 lên 1,8 V không hội tụ sau 40 vòng.
Update (bước cập nhật nghiệm) nhỏ có thể do damping mạnh hoặc hệ gần suy biến; nó không luôn chứng minh residual (phần dư phương trình) đã nhỏ.
Báo cáo hội tụ chỉ đọc được cùng cấu hình bộ giải.
Xem lời đọc
Bộ giải Newton lặp cho đến khi sai số cập nhật, tương đối và tuyệt đối, đủ nhỏ. Bước điện áp máng nhỏ hội tụ sau tám vòng. Bước vừa cần mười bốn vòng. Bước lớn, từ không phẩy sáu lăm lên một phẩy tám vôn, không hội tụ sau bốn mươi vòng. Sai số cập nhật nhỏ chưa chắc phần dư đã nhỏ. Vì vậy ta đọc báo cáo hội tụ cùng cấu hình bộ giải.
| Bước VD (VG = 1,0 V) | Số vòng | RelError (Device) vòng cuối | Kết quả |
|---|---|---|---|
| 0,05 → 0,15 | 8 | 1,0×10⁻¹³ | hội tụ |
| 0,15 → 0,65 | 14 | 1,2×10⁻¹³ | hội tụ |
| 0,65 → 1,8 | 40 | 1,06 | Convergence failure |
Cấu hình bộ giải của dự án: RelError tương đối 10⁻¹⁰, AbsError tuyệt đối 10¹⁰, tối đa 40 vòng. DEVSIM in RelError và AbsError của lượng cập nhật nghiệm theo từng vòng, tính riêng cho Poisson và hai phương trình liên tục, theo mô tả của tác giả DEVSIM; nó không in phần dư phương trình. Tên và ý nghĩa các trường nhật ký cần đối chiếu manual của DEVSIM theo bản đang dùng (2.11.0).
Kiểm bảo toàn dòng các đầu cực
Ở VD = 1,8 V, tổng dòng máng, nguồn và đế lệch dưới 1% dòng máng ở mọi VG: 3×10⁻¹³ lần ở trạng thái bật, 1% ở trạng thái tắt.
Ở DC, ID + IS + IB với cùng quy ước dấu phải gần không; phần dư tuyệt đối lớn nhất là 1,0×10⁻¹³ A/µm, ở VG = 0,375 V (vùng dưới ngưỡng).
Bảo toàn là điều kiện cần; nghiệm thiếu mô hình tán xạ vẫn có thể bảo toàn rất tốt.
Xem lời đọc
Ở trạng thái dừng, dòng vào máng phải bằng dòng ra ở nguồn và đế. Ta cộng dòng ba đầu cực với cùng quy ước dấu. Ở trạng thái bật, tổng chỉ lệch cỡ mười mũ âm mười ba so với dòng máng. Ở trạng thái tắt, dòng máng chỉ bốn phẩy năm picô ampe trên micromet, và phần dư cỡ bốn mươi lăm femtô ampe đã chiếm một phần trăm. Bảo toàn là điều kiện cần. Một nghiệm thiếu mô hình tán xạ vẫn bảo toàn dòng rất tốt.
Ở VG = 1,8 V: ID = 5,53×10⁻⁴ A/µm, phần dư 1,9×10⁻¹⁶ A/µm. Ở VG = 0: ID = 4,51×10⁻¹² A/µm, phần dư 4,5×10⁻¹⁴ A/µm, tức 0,99%. Trung vị của phần dư tương đối trên 73 điểm là 1,8×10⁻¹²; ở VD = 0,05 V tối đa 0,08%.
Quy ước dấu: dòng dương vào linh kiện qua đầu cực, nên ID > 0 và IS < 0. Tổng đầy đủ là ID + IS + IB + IG = 0; trong mô hình này IG = 0 vì không mô phỏng xuyên hầm qua oxit, nên bỏ ra khỏi tổng. Phần dư cỡ 10⁻¹³–10⁻¹⁴ A/µm ở VG ≤ 0,375 V và cỡ 10⁻¹⁶ khi VG ≥ 0,4 V giống một sàn sai số tuyệt đối của bộ giải; nó thành 1% chỉ vì chia cho dòng cỡ pA, không phải vi phạm bảo toàn.
Điểm không hội tụ phải đánh dấu, không nối qua
Bỏ 5 điểm VG từ 0,475 đến 0,575 V rồi nối thẳng từ 0,45 đến 0,60 V: dòng sai tới +79% với nội suy tuyến tính và −21% với nội suy trên thang lôga.
Điểm không hội tụ phải được đánh dấu là thiếu, tìm nguyên nhân và giải lại, ví dụ bằng bước nhỏ hơn.
Nội suy không biến điểm đó thành nghiệm vật lý.
Xem lời đọc
Giả sử một điểm giữa đường quét không hội tụ. Ta không nên nối đường qua chỗ đó. Ta thử bỏ năm điểm, từ không phẩy bốn bảy lăm đến không phẩy năm bảy lăm vôn. Nối thẳng hai đầu cho dòng sai tới bảy mươi chín phần trăm. Nối trên thang lôga thì sai hai mươi mốt phần trăm. Vì vậy ta phải đánh dấu điểm thiếu, tìm nguyên nhân, rồi giải lại với bước nhỏ hơn.
| Bước nhảy thử | Kết quả |
|---|---|
| VG 1,0 → 1,8 V ở VD = 1,8 V | hội tụ sau 14 vòng |
| VG 1,8 → 0 V ở VD = 1,8 V | không hội tụ sau 40 vòng |
| VD 1,8 → 0 V ở VG = 0 | không hội tụ sau 40 vòng |
Sau khi một bước thất bại, bộ giải của dự án khôi phục nghiệm trước đó, đặt lại điện áp, giảm đôi bước và thử lại, không dưới 10⁻⁴ V. Nhật ký các lần chạy của NMOS mẫu không ghi bước thất bại nào, nên các đường ID–VG và ID–VD ở bài trước không có điểm nối.
Số liệu
- Thiết bị: NMOS mẫu 180 nm (L = 0,18 µm, oxide 4,1 nm), 300 K, I_D theo mỗi µm bề rộng.
- Nguồn: DEVSIM 2D: kịch bản nhanh ở bốn mức lưới (khoảng cách nút nhân 1,6; 1,0; 0,8; 0,6), kịch bản kênh ngắn (V_G = V_D = 1,8 V) ở cùng bốn mức, nhật ký vòng lặp Newton của bộ giải, dòng đầu cực của NMOS mẫu.
- Hình học: hình học, pha tạp giải tích, vật liệu, điều kiện biên và dung sai bộ giải giữ nguyên; chỉ khoảng cách nút thay đổi (MeshSpacing.scaled).
- Lưới ×1,6: 6215 nút silicon; V_t dòng hằng (V_D = 0,05 V) = 0,4682 V; SS = 83,76 mV/dec; I_on = 0,5644 mA/µm; I_off = 4,724 pA/µm; DIBL = 25,35 mV/V; kênh ngắn V_G = V_D = 1,8 V: I_D = 5,64×10^-4 A/µm, |E_x| lớn nhất hàng nút sát mặt = 4,68×10^5 V/cm tại x = 0,4528 µm.
- Lưới ×1,0: 15051 nút silicon; V_t dòng hằng (V_D = 0,05 V) = 0,4699 V; SS = 83,82 mV/dec; I_on = 0,5526 mA/µm; I_off = 4,506 pA/µm; DIBL = 25,31 mV/V; kênh ngắn V_G = V_D = 1,8 V: I_D = 5,53×10^-4 A/µm, |E_x| lớn nhất hàng nút sát mặt = 4,61×10^5 V/cm tại x = 0,4520 µm.
- Lưới ×0,8: 22366 nút silicon; V_t dòng hằng (V_D = 0,05 V) = 0,4704 V; SS = 83,84 mV/dec; I_on = 0,5488 mA/µm; I_off = 4,468 pA/µm; DIBL = 25,30 mV/V; kênh ngắn V_G = V_D = 1,8 V: I_D = 5,49×10^-4 A/µm, |E_x| lớn nhất hàng nút sát mặt = 4,57×10^5 V/cm tại x = 0,4528 µm.
- Lưới ×0,6: 39039 nút silicon; V_t dòng hằng (V_D = 0,05 V) = 0,4707 V; SS = 83,85 mV/dec; I_on = 0,5454 mA/µm; I_off = 4,425 pA/µm; DIBL = 25,30 mV/V; kênh ngắn V_G = V_D = 1,8 V: I_D = 5,45×10^-4 A/µm, |E_x| lớn nhất hàng nút sát mặt = 4,59×10^5 V/cm tại x = 0,4520 µm.
- δ_f của I_on (f_scale = 1,00×10^-2 mA/µm): 2,133%; 0,686%; 0,638%.
- δ_f của I_off (f_scale = 1,00×10^-1 pA/µm): 4,840%; 0,844%; 0,975%.
- δ_f của V_t dòng hằng (f_scale = 1,00×10^-3 V): 0,373%; 0,089%; 0,071%.
- δ_f của SS (f_scale = 1,00×10^0 mV/dec): 0,074%; 0,023%; 0,019%.
- δ_f của DIBL (f_scale = 1,00×10^0 mV/V): 0,163%; 0,011%; 0,002%.
- δ_f của |E_x| lớn nhất (f_scale = 1,00×10^3 V/cm): 1,729%; 0,829%; 0,400%.
- Cấu hình bộ giải: relative_error = 1,00×10^-10, absolute_error = 1,00×10^10, tối đa 40 vòng. RelError, AbsError do DEVSIM in là sai số của lượng cập nhật nghiệm; phương trình liên tục có sai số riêng; nguồn: devsim.solve.
- Bước V_D 0,05 → 0,15 V (V_G = 1,0 V): hội tụ sau 8 vòng.
- Bước V_D 0,15 → 0,65 V (V_G = 1,0 V): hội tụ sau 14 vòng.
- Bước V_D 0,65 → 1,80 V (V_G = 1,0 V): không hội tụ sau 40 vòng.
- Bước nhảy thử V_G 1,0 → 1,8 ở V_D 1,8: hội tụ sau 14 vòng.
- Bước nhảy thử V_G 1,8 → 0 ở V_D 1,8: không hội tụ sau 40 vòng.
- Bước nhảy thử V_D 1,8 → 0 ở V_G 0: không hội tụ sau 40 vòng.
- Bảo toàn dòng (V_D = 1,8 V, 73 điểm): trung vị |I_D + I_S + I_B|/|I_D| = 1,83×10^-12, lớn nhất = 9,89×10^-3; phần dư tuyệt đối lớn nhất = 1,00×10^-13 A/µm. Ở V_D = 0,05 V: trung vị 5,86×10^-13, lớn nhất 8,08×10^-4.
- Nội suy qua khoảng thiếu từ V_G = 0,45 V đến 0,60 V: sai số lớn nhất 79% (tuyến tính), 21% (trên thang lôga).