Giới hạn khi thu nhỏ kênh

Hai hiệu ứng khác nhau cùng có mặt. Rào của L = 0,12 µm đã thấp hơn từ trước khi tăng V_D: 0,363 eV so với 0,470 eV (L = 0,5 µm) ở V_D = 0,05 V, thấp hơn 99 meV so với L = 0,18 µm (tính thêm); đó là rào thấp sẵn do kênh ngắn, không phải hạ rào do máng. Con số 107 meV chỉ là phần hạ thêm do V_D.

Tỉ số 107/13 là 8,2 lần (tính thêm). Chia độ hạ rào cho 1,75 V (độ tăng của V_D) được 61,4 mV/V ở L = 0,12 µm và 7,4 mV/V ở L = 0,18 µm.

Đỉnh rào cách mép máng của cổng 0,06 µm ở L = 0,12 µm (0,42 − 0,36) so với 0,09 µm ở L = 0,18 µm (0,48 − 0,389; tính thêm): khoảng cách chỉ rút từ 0,09 xuống 0,06 µm, trong khi mức hạ tăng 8 lần. Vì vậy "gần/xa" so với độ dài đặc trưng cỡ chục nm (do oxit, tiếp giáp và vùng nghèo), không so riêng với khoảng cách. Đỉnh dời về phía nguồn từ x = 0,360 sang 0,3496 µm khi V_D tăng.

Rào ở lớp sâu hạ nhiều hơn rào sát mặt. Ở L = 0,12 µm, V_G = 0, độ hạ rào do V_D là 107 meV ở độ sâu 0,65 nm, 139 meV ở 5 nm, 165 meV ở 9,5 nm và 189 meV ở 20 nm, tương ứng 61, 80, 94 và 108 mV/V; số cuối gần bằng DIBL tính từ V_t (107 mV/V). Đây có thể là lý do rào đo sát mặt (61 mV/V) nhỏ hơn DIBL tính từ V_t. Ở L = 0,18 µm độ hạ là 13, 16, 18 và 15 meV, không tăng đều theo độ sâu; ô kiểm giả thuyết "lớp sâu hạ nhiều hơn" không đạt ở L = 0,18 µm.

Mô hình chưa tách riêng cơ chế (điện thế của máng, điện tích vùng nghèo dưới cổng), nên "điện thế từ máng thấm vào kênh" là cách đọc từ E_C(x). DIBL của NMOS mẫu (cỡ 25 mV/V) thấp hơn chip thật vì pha tạp kênh nặng, thiếu suy giảm cổng poly và lượng tử hóa: chỉ dùng xu hướng.

DIBL từ V_t = (V_t ở 0,05 V − V_t ở 1,8 V)/1,75 V. So với L = 1 µm, V_t ở V_D = 0,05 V thấp hơn 0,053 V ở L = 0,18 µm và 0,181 V ở L = 0,12 µm; ở V_D = 1,8 V là 0,087 V và 0,358 V. Mức giảm 0,181 V là khi đã có halo; không halo, V_t giảm tới 0,25 V ở L = 0,12 µm.

V_t theo phương pháp dòng hằng, mức dòng tỉ lệ W/L: 0,83 µA/µm ở L = 0,12 µm và 0,56 µA/µm ở 0,18 µm; ở V_D = 1,8 V không dùng cực đại độ hỗ dẫn g_m để xác định ngưỡng.

Halo implant (cấy halo) là phần pha tạp đế thêm ở hai đầu kênh. Không có halo, V_t ở V_D = 0,05 V thấp hơn: 0,271 V (L = 0,12 µm) và 0,449 V (0,18 µm), còn DIBL là 124 và 28,6 mV/V. Halo nâng V_t thêm 0,070 V ở L = 0,12 µm, 0,021 V ở 0,18 µm và 0,001 V ở 1 µm.

Hai cách đo DIBL cho số khác nhau, không đặt bằng nhau: từ rào (V_G = 0, sát mặt) là 61,4 mV/V ở L = 0,12 µm và 7,4 mV/V ở 0,18 µm; từ V_t là 106,9 và 25,3 mV/V (tỉ số 0,57 và 0,29). Ô kiểm "DIBL từ rào so với từ V_t" không đạt ở L = 0,18 µm (tỉ số 0,29 nằm ngoài khoảng 0,5–2 đặt ra). Ở L = 0,5 và 1,0 µm rào không đổi theo V_D nhưng V_t vẫn đổi 7,0 và 5,7 mV/V: phần này không do hạ rào, chưa tách nguyên nhân.

Ước lượng thô (tính thêm): dưới ngưỡng rào chỉ hạ 0,71 eV cho mỗi 1 V của V_G, nên rào hạ thêm Δφ ứng với V_t hạ cỡ Δφ/0,71. Với L = 0,12 µm, 107 meV cho cỡ 150 mV, so với 187 mV đo (khoảng 80%); với L = 0,18 µm, 13 meV cho cỡ 18 mV, so với 44 mV đo. Phần còn lệch chưa tách. Giả thuyết cần xác minh: rào ở lớp sâu hạ nhiều hơn (đúng cho L = 0,12 µm), V_G gần ngưỡng khác V_G = 0, và thành phần dòng.

DIBL của NMOS mẫu (cỡ 25 mV/V ở L = 0,18 µm) thấp hơn linh kiện thật (cỡ 40–100 mV/V) vì pha tạp kênh nặng, thiếu suy giảm cổng poly và lượng tử hóa: chỉ dùng xu hướng theo L.

I_off là I_D tại V_G = 0; SS là giá trị nhỏ nhất tính từ V_G ≥ 0. SS của L = 0,5 µm ở V_D = 1,8 V (78,1 mV/dec) nằm gần sàn số của mô hình (dòng cỡ 10⁻¹³ A/µm) nên không dùng. Từ L = 0,18 xuống 0,12 µm, I_off ở V_D = 1,8 V tăng 4,3×10³ lần (3,64 bậc) và ở V_D = 0,05 V tăng 112 lần (tính thêm).

Kiểm bằng số (tính thêm, gần đúng vì SS đổi nhẹ theo V_G): I_off ≈ I_{dòng hằng} × 10^−V_t/SS. Với V_D = 1,8 V: L = 0,12 µm cho 8,3×10⁻⁷ × 10^{−0,1545/0,0915} = 1,7×10⁻⁸ A/µm (đo 1,95×10⁻⁸); L = 0,18 µm cho 5,6×10⁻⁷ × 10^{−0,4257/0,0825} = 3,9×10⁻¹² A/µm (đo 4,5×10⁻¹²). V_t thấp hơn 0,271 V chiếm gần 3,3 trong 3,6 bậc tăng của I_off nếu dùng SS = 82,5 mV/dec.

Ở L = 0,12 µm và V_D = 1,8 V, V_G = 0 chỉ cách V_t (0,155 V) khoảng 1,7 bậc dưới ngưỡng, nên SS 91,5 mV/dec có thể bị thổi lên bởi vùng gần ngưỡng; số chắc hơn là 90,2 mV/dec ở V_D = 0,05 V. Với L ≥ 0,15 µm, SS ở 1,8 V nhỏ hơn ở 0,05 V: cửa sổ V_G ≥ 0 cắt khác nhau ở hai V_D, chưa tách. SS 82,5 mV/dec (L = 0,18 µm, V_D = 1,8 V) khác 83,8 mV/dec của V_D = 0,05 V: luôn ghi V_D kèm số.

Mô hình chỉ có 300 K và không có xuyên hầm vùng–vùng hay rò máng cảm ứng bởi cổng, nên I_off của chip thật thường lớn hơn. Ở L = 0,12 µm mô hình chưa tách các thành phần của dòng tắt (chưa kiểm dòng chảy sâu hơn hàng silicon sát mặt).

Các giá trị I_D bằng 10⁻³⁰⁰ trong số liệu là sàn số của mô hình, không phải dòng thật, nên không vẽ.

Điều kiện: V_G = V_D = 1,8 V, 300 K, cùng halo và pha tạp, chỉ đổi chiều dài cổng; mỗi L có một điểm đo, không có quét I_D–V_D đầy đủ. Tích I_on × L ở L = 0,12 µm lớn hơn L = 0,18 µm 3,6% (tính thêm).

I_on × L gần như hằng là kết quả đo, có thể do nhiều hiệu ứng bù nhau: V_t giảm nâng V_G − V_t lên cỡ 1,2 lần (1,645/1,374 giữa L = 0,12 và 0,18 µm với V_t ở 1,8 V; tính thêm), còn bão hòa vận tốc, điện trở nối tiếp và độ linh động giảm kéo xuống. Nó không phải bằng chứng cho công thức dòng của kênh dài.

Ước tính thô giới hạn do bão hòa vận tốc (tính thêm, bỏ qua lượng tử hóa và suy giảm cổng poly): W·C_ox·v_sat·(V_G − V_t) với C_ox = 8,4 fF/µm² (tụ MOS cùng t_ox 4,1 nm, không có trong số liệu bài này), v_sat = 1,07×10⁷ cm/s, V_G − V_t từ 1,4 đến 1,65 V cho 1,3–1,5 mA/µm; 0,86 mA/µm ở L = 0,12 µm còn khoảng 60–70% giới hạn đó. Vì vậy "chưa thấy dòng bật bị chặn" là hợp lý. Chưa có số liệu ở L < 0,12 µm.

Tốc độ là ước tính v = I_D/(q·N_s) với N_s là mật độ mặt electron, tích phân đến 20 nm kể từ mặt; bỏ qua dòng khuếch tán, nên chỉ là ước tính. v_sat = 1,07×10⁷ cm/s trong mô hình.

Đoạn có v ≥ 0,9 v_sat dài 0,045 µm (38% cổng) ở L = 0,12 µm và 0,042 µm (24%) ở L = 0,18 µm (tính thêm). Với ngưỡng 0,5 v_sat là 60% và 66%, nên không kết luận đoạn gần trần chiếm phần lớn hơn hay nhỏ hơn khi kênh ngắn: kết quả phụ thuộc ngưỡng chọn.

Sau đỉnh, tại mép máng của cổng, v ước tính chỉ còn 3,5×10⁵ cm/s (L = 0,12 µm) và 2,3×10⁵ cm/s (0,18 µm). Đừng đọc phần đuôi này như vật lý của riêng electron: N_s tăng nhanh ở vùng n kề máng (sẽ học ở bài 16), dòng khuếch tán không còn nhỏ, và tích phân đến 20 nm gồm cả lớp sâu chậm.

Mô hình drift-diffusion dùng trường dọc max(0, −E_x) cho bão hòa vận tốc và không có vận tốc vượt đỉnh (velocity overshoot); ở kênh ngắn hơn, vật lý thật có thể khác. E_x có bước nhảy ở x = 0,300 µm (chưa xác minh nguyên nhân), hình vẽ liên tục qua điểm đó. Ở dải L này dòng bật vẫn tăng gần như theo 1/L, nên chưa thấy bão hòa vận tốc chặn dòng bật; mô hình chưa chạy L < 0,12 µm.

I_on đo ở V_G = V_D = 1,8 V, I_off ở V_G = 0 và V_D = 1,8 V. Tỉ số và số bậc của L = 0,12 µm là tính thêm (từ 8,595×10⁻⁴ và 1,947×10⁻⁸ A/µm); dòng bật tăng 1,56 lần và dòng tắt tăng 4,3×10³ lần (tính thêm).

Mô hình chỉ đổi chiều dài cổng và giữ nguyên pha tạp; chip thật chỉnh lại pha tạp và halo khi thu nhỏ, nên I_off không tăng cỡ này. Mô hình chỉ có 300 K, không có xuyên hầm vùng–vùng, rò máng cảm ứng bởi cổng và xuyên hầm qua oxit; DIBL của NMOS mẫu (cỡ 25 mV/V) thấp hơn chip thật. Chỉ dùng xu hướng theo L, không dùng số tuyệt đối. Chưa có số liệu L < 0,12 µm.