Mặt cắt NMOS thực tế

Mô hình chỉ có một NMOS đơn lẻ, cửa sổ rộng 0,78 µm, nên không có linh kiện bên cạnh và không có rãnh. Độ sâu và độ rộng của rãnh thay đổi theo thế hệ công nghệ; bài này không đưa số cho chúng.

Trong chip thật, rãnh còn tạo ứng suất cơ học lên silicon quanh nó, có thể làm thay đổi tính chất của kênh gần mép rãnh. Mô hình không thấy hiệu ứng này.

Thứ tự vẽ trên hình không phải thứ tự chế tạo: trong quy trình thật, rãnh STI được làm trước các bước cấy. STI cũng góp phần chống hiện tượng latch-up; vai trò chính thuộc về giếng và tiếp xúc giếng, mà mô hình không có.

Hình vẽ rãnh và mũi tên nét đứt là khái niệm. Chúng không đúng tỉ lệ và không đến từ mô phỏng.

So với NMOS mẫu (V_t dòng hằng 0,470 V và 0,426 V ở V_D = 0,05 và 1,8 V; SS 83,8 mV/dec; I_on 0,553 mA/µm; I_off 4,51 pA/µm; DIBL 25,3 mV/V), và với L = 0,12 µm có đủ các bước (V_t 0,3415 và 0,1545 V; SS 90,2 mV/dec; I_on 0,860 mA/µm; DIBL 106,9 mV/V). Mỗi kịch bản chỉ bỏ một bước cấy; chạy bằng kịch bản nhanh (quét rút gọn).

Giếng cho 0 mV là dưới độ phân giải của phép đo, không phải "chắc chắn bằng không". Đỉnh giếng ở 510 nm, kênh nằm sát mặt; đây là cách đọc, mô hình chưa tách nguyên nhân.

Lớp chống xuyên thấu: hướng "quan trọng hơn khi kênh ngắn" đúng (ΔV_t ở V_D = 1,8 V từ −3,2 lên −5,7 mV; I_off từ ×1,08 lên ×1,15) nhưng yếu. Mô hình không có kênh nào ngắn hơn 0,12 µm.

Mô hình KHÔNG thấy vai trò thật của giếng: cách ly điện giữa các linh kiện, chống hiện tượng latch-up, giữ thế của đế, giảm điện trở đế. Những vai trò này cần tiếp xúc giếng và thân bên, mà mô hình không có.

Tổng boron theo độ sâu giữa kênh (tính thêm từ bảng profile): 7,4×10¹⁷ cm⁻³ ở mặt, nhỏ nhất cỡ 8,5×10¹⁶ cm⁻³ ở 285 nm, rồi lên lại 3,1×10¹⁷ cm⁻³ ở 500 nm. Số liệu profile chỉ tới 500 nm.

Liều 8,25×10¹² cm⁻² của NMOS mẫu đã được hiệu chỉnh để V_t đạt 0,47 V. Kịch bản chạy bằng chế độ nhanh (quét rút gọn), không phải quét đầy đủ.

Nồng độ boron tổng ở mặt giữa kênh là 7,4×10¹⁷ cm⁻³ (tính thêm), lớn nhất ở sát mặt trong ba lớp dưới kênh. Đỉnh 46 nm nằm sát kênh hơn đỉnh của hai lớp sâu.

Chưa chạy bỏ hẳn lớp chỉnh ngưỡng hay giảm liều; chỉ có một điểm tăng 8%.

Thứ tự cấy trong mô hình: LDD (khi chưa có vách), rồi vách cổng, rồi nguồn–máng sâu (vách làm mặt nạ).

Cổng là poly n⁺ lý tưởng: thế cổng bằng V_G cộng E_g/2 và không tính suy giảm vùng poly (poly-depletion). Oxit chỉ có dưới cổng. Vách cổng 70 nm không là vùng oxit trong lưới của mô hình; nó chỉ là mặt nạ cấy nguồn–máng sâu.

Nồng độ đỉnh 5,5×10²⁰ cm⁻³ là nồng độ hóa học; arsenic hoạt hóa tổng cộng bị chặn ở 3×10²⁰ cm⁻³. Giảm một nửa liều nguồn–máng gần như không đổi gì vì vùng này đã rất đậm. Ủ là nung chip sau khi cấy để tạp chất nằm đúng chỗ và bắt đầu cho electron (hoạt hóa); độ nhòe do ủ là số hiệu dụng, chọn để khớp độ sâu tiếp giáp 0,12 µm.

Không có kịch bản "bỏ oxit" hay "bỏ cổng" vì linh kiện không còn là transistor. Tác dụng của oxit và cổng là điều khiển kênh, đã thấy ở các phép đo V_t và dòng của NMOS mẫu.

Kịch bản "bỏ LDD" giữ nguyên vách cổng 70 nm làm mặt nạ nguồn–máng sâu, nên để lại khoảng arsenic thấp dưới vách: tại x = 0,2665 µm trên mặt, arsenic hoạt hóa chỉ còn cỡ 3×10¹⁹ cm⁻³ so với 2×10²⁰ của mẫu (tính thêm từ bản đồ pha tạp). Biên n–p trên mặt dịch từ 0,337 về 0,302 µm, tức 35 nm về phía nguồn: kênh hiệu dụng dài hơn và điện trở nối tiếp tăng. Cân bằng dòng của kịch bản này lệch 8,9% (các kịch bản khác 0,1–1,2%). Vì thế V_t +64 mV, dòng tắt ×0,118, dòng bật −57% và DIBL 25,3 → 15,1 mV/V không phản ánh tác dụng của LDD.

Điện trường dọc cực đại không đơn điệu theo liều LDD: 0 liều → 701 kV/cm tại mép cổng phía nguồn (x = 0,300 µm); ½ liều → 437 kV/cm tại phía máng (0,456 µm); mẫu → 461 kV/cm tại phía máng (0,452 µm). Chưa thể kết luận "LDD giảm trường ở máng" từ kịch bản bỏ LDD; phép LDD nhẹ hơn một nửa chỉ cho hướng đúng nhưng yếu (nhỏ hơn 5%).

Bề dài giữa hai tiếp giáp (luyện kim, chỗ pha tạp đổi từ loại p sang loại n) của NMOS mẫu là 110,8 nm, ngắn hơn cổng 180 nm. Phần chui vào dưới cổng là của LDD, vì LDD cấy khi chưa có vách cổng, thẳng hàng mép cổng, và nhòe ngang sau khi ủ (nung chip để tạp chất vào đúng chỗ) cỡ 35 nm mỗi bên (tính thêm). Vùng n⁺ sâu có mép mặt nạ cách mép cổng 70 nm nên không tới được dưới cổng. Mỗi kịch bản chỉ đổi liều LDD; các bước cấy còn lại giữ nguyên; kịch bản nhanh.

V_t theo dòng hằng ở V_D = 0,05 V, từ cùng bộ chạy theo L. Ở V_D = 1,8 V halo nâng V_t 100,4 mV ở L = 0,12 µm. Chưa chạy bỏ halo cho SS, I_on, I_off và E_x.

Hai vùng halo có tâm ở độ sâu 56,5 nm; mức tại mép cổng 5,1×10¹⁷ cm⁻³; "37,5 nm dưới cổng" tính theo ngưỡng một nửa mức ở mép cổng. Ở giữa kênh (x = 0,39 µm) halo chỉ còn 2,4×10¹⁶ cm⁻³ ở 57 nm, nhỏ hơn nhiều so với 9,0×10¹⁷ cm⁻³ của lớp chỉnh ngưỡng.

Halo không có mặt nạ ở nguồn và máng, nên ở x = 0,075 µm halo vẫn có 5,8×10¹⁷ cm⁻³ ở 57 nm; tại cùng điểm arsenic của nguồn–máng sâu là 2,3×10²⁰ cm⁻³, nên phần halo ở đó không đáng kể.

Mô hình giải tích R_p = 66 nm với nghiêng 30°; sai số khoảng ±10%.

Tiếp xúc ohmic lý tưởng nghĩa là nguồn và máng nối thẳng với điện áp đặt vào, không có điện trở tiếp xúc thật. Trong chip thật, lớp silicide mỏng trên n⁺ làm điện trở nối giữa kim loại và silicon nhỏ đi; bài này không đưa số cho nó.

Hình nét đứt của kim loại, silicide và tiếp xúc giếng là khái niệm, không đúng tỉ lệ và không đến từ mô phỏng.

Salicide (silicide tự căn chỉnh): lớp silicide chỉ hình thành trên silicon trống (n⁺, mặt cổng); vách cổng ngăn không cho nó nối tắt cổng với nguồn, máng. Khái niệm, không có trong mô hình.

ΔV_t là V_t dòng hằng sau thay đổi trừ V_t của NMOS mẫu (0,470 V ở L = 0,18 µm). Các phép thử không cùng loại (bỏ một lớp, giảm liều, tăng liều) nên chỉ đọc từng dòng, không xếp hạng. Mô hình pha tạp giải tích, 300 K, drift-diffusion 2D; DIBL của NMOS mẫu cỡ 25 mV/V thấp hơn chip thật.