Dòng dưới ngưỡng và trạng thái tắt của MOSFET

Trục dọc là năng lượng (eV), mốc 0 là mức Fermi của nguồn; trục ngang là vị trí x dọc hàng silicon sát oxit (sâu 0,65 nm). E_C ở nguồn nằm 0,06 eV dưới mức Fermi. Đỉnh E_C dưới cổng ở x = 0,389 µm, cao 0,320 eV so với mức Fermi của nguồn. Mức Fermi của máng nằm ở −0,05 eV vì V_D = 0,05 V.

Nguồn chứa rất nhiều electron, nên một phần rất nhỏ ở đuôi năng lượng cao vẫn tạo dòng đo được. Tỉ lệ electron vượt đỉnh trên hình lớn hơn thật rất nhiều (thật cỡ 4×10⁻⁶ ở đỉnh, tính thêm: e^{−0,320/0,02585}, với 0,02585 eV = kT/q là năng lượng nhiệt của electron ở 300 K), và kT vẽ lớn hơn thật chỉ ở hình này.

Mô hình tính mật độ electron theo thống kê Boltzmann và dòng khuếch tán–trôi, không theo dõi từng hạt. Mật độ electron ở đỉnh rào ∝ e^−rào/kT nên hình vượt rào cho cùng quy luật, nhưng quỹ đạo từng hạt trên hình chỉ là minh họa (kênh 180 nm không phải kênh balistic, electron tán xạ nhiều lần).

Điều kiện: V_D = 0,05 V, NMOS mẫu 180 nm, I_D trên mỗi µm bề rộng cổng. Từ V_G = 0 đến 0,4 V dòng tăng từ 1,8×10⁻¹² lên 9,7×10⁻⁸ A/µm, tức cỡ 5,4×10⁴ lần, gần 4,7 dec trên 0,4 V (tính thêm).

Hồi quy log I_D theo V_G trên V_G = 0,025 đến 0,375 V (15 điểm) cho 84,2 mV/dec. SS cục bộ: 85,5 mV/dec ở V_G = 0; 84,6; 83,95 và 83,98 ở 0,1; 0,2 và 0,3 V; 87,4 ở 0,4 V. Gần và vượt ngưỡng, SS lớn dần (102 mV/dec ở 0,475 V; 217 mV/dec ở 0,6 V), tức đường trên trục lôga thoải dần. Lý do xem phần Đọc thêm của mục sau.

Ở V_D = 1,8 V, SS cực tiểu là 82,5 mV/dec.

Electron chỉ vượt được rào nếu năng lượng cao hơn đỉnh rào. Phần đuôi của phân bố nhiệt ở độ cao φ trên mức Fermi giảm như e^−φ/(kT/q), với kT/q = 25,85 mV ở 300 K. Mỗi 25,85 meV × ln 10 = 59,5 meV của φ là mười lần; rào hạ 59,5 meV ứng với thế bề mặt tăng 59,5 mV. Nếu I_D chỉ tỉ lệ với đuôi này thì ln I_D theo rào có hệ số góc −1/(kT/q) = −38,7 eV⁻¹.

Đây là gần đúng: bỏ qua mật độ trạng thái, chỉ giữ hệ số mũ, đủ tốt khi rào cao hơn vài kT. Phép kiểm này cho thấy mô hình nhất quán với quy luật mũ, không phải bằng chứng tự nhiên độc lập.

Hồi quy trên V_G từ −0,2 đến 0,4 V (6 điểm, V_D = 0,05 V) cho −38,4 eV⁻¹, bằng 0,992 lần −38,7; bỏ điểm V_G = −0,2 V thì 5 điểm còn lại cho −38,1 (tính thêm). Ở V_D = 1,8 V (V_G = 0 đến 0,4 V) hệ số là −38,3. Nồng độ electron tại đỉnh rào bám đúng e^−rào/kT (tăng 6,1×10⁴ lần khi rào hạ 0,286 eV, độ dốc 38,5; tính thêm), còn I_D chỉ tăng 5,4×10⁴ lần. Độ lệch cỡ 1% nằm ở tốc độ electron qua đỉnh và bề dày dải dòng chảy, đổi nhẹ theo V_G.

Điểm V_G = −0,2 V ở V_D = 0,05 V (8,4×10⁻¹⁵ A/µm) nằm đúng trên đường ngoại suy. Chỉ điểm V_D = 1,8 V ở V_G = −0,2 V (−2×10⁻¹⁶ A/µm) là sàn số học.

Đồ thị phân bố trên màn hình là đường minh họa theo e^−E/kT trên thang lôga, trục dọc là mức độ chiếm chỗ (tương đối), không phải dữ liệu mô phỏng. Ở V_G = 0,4 V phần diện tích trên mức rào vẫn rất nhỏ, cỡ một phần nghìn.

Ở V_D = 0,05 V rào hạ trung bình 0,715 eV cho mỗi V của V_G trong khoảng 0 đến 0,4 V; ở V_D = 1,8 V là 0,723 (tính thêm từ bảng rào). Gọi m là hệ số sao cho rào hạ 1/m lần V_G. Khi đó SS = m × (kT/q) × ln 10 = m × 59,5 mV/dec.

Từ SS cực tiểu 83,8 mV/dec suy ra m = 1,41, tức 1/m = 0,71, nhất quán với 0,715 đo từ rào: cùng một đại lượng nhìn theo hai cách (59,5/(0,715×0,992) = 83,9; tính thêm). Với m = 1 + C_dep/C_ox, suy ra từ SS (không phải đại lượng mô hình xuất ra) C_dep/C_ox = 0,41.

Hiểu đơn giản: tụ oxit và tụ vùng nghèo dưới kênh mắc nối tiếp nên chia V_G; phần V_G/m làm thế bề mặt silicon tăng. Đây là mô tả mức nhập môn; mô hình này không có điện tích oxit.

Hệ số 0,7 chỉ đúng dưới ngưỡng: độ hạ rào theo V_G là 0,66 eV/V ở 0,4 → 0,5 V và 0,44 eV/V ở 0,5 → 0,6 V (tính thêm từ bảng rào). Gần ngưỡng, electron trong kênh đủ nhiều nên cũng chống lại việc thế bề mặt tăng (điện dung của lớp electron cộng vào điện dung vùng nghèo, m tăng), nên SS lớn dần; thêm vào đó độ linh động giảm. Ở 0,6 V, SS = 217 mV/dec không còn là "dưới ngưỡng".

Theo quy ước dùng trong bài này (V_D = V_DD = 1,8 V), I_off đo ở V_G = 0 và V_D = 1,8 V: 4,51 pA/µm (4,5055×10⁻¹² A/µm). Ở V_D = 0,05 V: 1,80 pA/µm. Chỉ có hai giá trị V_D này, không có V_D = 0,6 V ở V_G = 0.

Dòng tăng 2,5 lần (tính thêm: 4,5055 chia 1,8004) khi V_D tăng 36 lần. Rào hạ 13 meV (0,462 xuống 0,449 eV); một mình độ hạ rào này chỉ giải thích khoảng 1,65 lần (tính thêm: e^{0,013/0,02585}), phần còn lại chưa tách. Tỉ số giữa V_D = 1,8 V và 0,05 V là hằng cỡ 2,5–2,9 lần ở mọi V_G dưới ngưỡng, nên đây là hệ số trước hàm mũ, không phải dòng cộng thêm. Một cách giải thích có thể, chưa xác minh: thừa số khuếch tán (1 − e^{−V_D/(kT/q)}) và rào ở độ sâu khác hàng 0,65 nm.

Trong mô hình này I_off chủ yếu là dòng khuếch tán qua rào; dòng sinh hạt ở tiếp giáp máng cỡ femto ampe, nhỏ hơn nhiều (ước lượng q·n_i·W/(2τ) cỡ 10⁻¹⁶–10⁻¹⁵ A/µm). Điểm V_G = −0,2 V, V_D = 1,8 V cho I_D = −2×10⁻¹⁶ A/µm cũng cho thấy phần sinh hạt nhỏ hơn 4,5 pA/µm nhiều.

I_off của chip thật thường lớn hơn, vì còn các thành phần mô hình này không có: band-to-band tunneling (xuyên hầm vùng–vùng) ở tiếp giáp máng, trong đó gate-induced drain leakage (rò máng cảm ứng bởi cổng) là trường hợp riêng ở chỗ máng chồng cổng; dòng xuyên hầm qua oxit cổng gần như không đáng kể ở V_G = 0 với t_ox = 4,1 nm, chỉ nổi bật khi oxit mỏng cỡ 2 nm hoặc hơn nữa. I_off còn tăng mạnh theo nhiệt độ (mô hình chỉ có 300 K), và lệch V_t giữa các linh kiện đổi I_off theo 10^ΔV_t/SS (100 mV ứng với cỡ 16 lần).

Mô hình cũng bỏ qua lượng tử hóa và suy giảm cổng poly; mỗi hiệu ứng cỡ vài chục mV, làm V_t thật cao hơn và I_on thật thấp hơn (chưa xác minh).

Tỉ số 1,23×10⁸ ứng với 8,09 dec (tính thêm: log₁₀ của 1,23×10⁸) ở V_D = 1,8 V, quy ước dùng trong bài này (V_D = V_DD = 1,8 V); tỉ số 3,34×10⁷ ở V_D = 0,05 V. Tỉ số phụ thuộc V_G chọn cho I_on và I_off và phụ thuộc V_D, nên chỉ so sánh được khi điều kiện giống nhau.

Các số này tính từ mô hình ở 300 K, bỏ qua các cơ chế rò khác (xem mục dòng tắt), nên I_off của chip thật thường lớn hơn và tỉ số thường nhỏ hơn.