Silicon căng: kéo giãn hay nén mạng tinh thể để hạt tải chạy nhanh hơn

Thu nhỏ kênh và hạ điện áp cấp đã hết cách, nên phải tăng độ linh động của hạt tải

Muốn dòng khi bật lớn hơn mà không thu nhỏ hay hạ áp, phải làm hạt tải trôi nhanh hơn dưới cùng điện trường.

Kênh nhỏ thêm ngày càng hỏng nhiều thứ và điện áp cấp gần như không giảm được, nên cần cách khác để transistor nhanh hơn. Cách đó là tăng độ linh động, tức làm hạt tải trôi nhanh hơn dưới cùng điện trường.

Xem lời đọc

Thu nhỏ kênh từng giúp transistor nhanh hơn và dẫn dòng lớn hơn. Nhưng kênh ngắn hỏng nhiều thứ, và điện áp cấp gần như không giảm thêm được. Còn một cách nữa là làm hạt tải trôi nhanh hơn dưới cùng điện trường. Đại lượng cho biết hạt tải trôi nhanh đến đâu gọi là độ linh động. Độ linh động lớn hơn thì cùng điện trường, hạt tải trôi nhanh hơn. Hạt tải trôi nhanh hơn thì dòng khi bật thường lớn hơn, dù kênh và điện áp cấp giữ nguyên. Vậy mục tiêu là tăng độ linh động của electron ở nMOS và lỗ trống ở pMOS.

Dòng khi bật gần như tăng theo độ linh động khi các thứ khác không đổi (mô hình gần đúng; kênh rất ngắn thì hạt tải gần bão hòa vận tốc nên mức tăng nhỏ hơn). Hình định tính, không số.

Ứng suất kéo giãn hoặc nén làm khoảng cách giữa các nguyên tử silicon đổi đi

Lực tác dụng lên tinh thể silicon làm mạng giãn ra hoặc co lại một chút, nên khoảng cách giữa nguyên tử đổi.

Stress (ứng suất) là lực tác dụng lên mạng chia theo diện tích; tensile (kéo giãn) làm nguyên tử xa nhau hơn, compressive (nén) làm chúng gần nhau hơn. Silicon bị biến dạng như vậy gọi là strained silicon (silicon căng).

Xem lời đọc

Silicon là tinh thể, các nguyên tử xếp đều trong mạng. Khi chưa chịu lực, khoảng cách giữa hai nguyên tử kề nhau là một giá trị xác định. Lực tác dụng lên mạng, chia theo diện tích, gọi là ứng suất. Ứng suất kéo giãn làm nguyên tử xa nhau hơn. Ứng suất nén làm nguyên tử lại gần nhau hơn. Với lực vừa phải, mạng chỉ biến dạng nhẹ chứ không gãy. Silicon bị biến dạng như vậy gọi là silicon căng.

Độ biến dạng thật rất nhỏ so với khoảng cách giữa nguyên tử, hình phóng đại để thấy; mạng vẫn nguyên, không gãy. Ứng suất đo bằng lực trên diện tích (đơn vị pascal); biến dạng là độ giãn tương đối, không đơn vị. Kéo dọc một phương thì phương vuông góc co lại một chút (hệ số Poisson); hình chỉ vẽ biến dạng một phương. Hình định tính, không số.

Kéo giãn làm electron trôi nhanh hơn ở nMOS, nén làm lỗ trống trôi nhanh hơn ở pMOS

Dọc theo dòng, kéo giãn tăng độ linh động của electron, nén tăng độ linh động của lỗ trống; đảo lại thì thường kém đi.

Ứng suất kéo giãn dọc theo kênh làm electron trôi nhanh hơn, có lợi cho nMOS; ứng suất nén dọc theo kênh làm lỗ trống trôi nhanh hơn, có lợi cho pMOS. Đảo lại, mỗi loại thường kém đi.

Xem lời đọc

Hai kênh nMOS có cùng chiều dài, cùng điện áp, cùng điện trường. Kênh thứ nhất là silicon bình thường, kênh thứ hai bị kéo giãn dọc theo dòng. Electron trong kênh kéo giãn trôi nhanh hơn, nên độ linh động lớn hơn. Mạng bị kéo giãn làm electron nhẹ hơn và bớt va chạm hơn. Vậy kéo giãn có lợi cho nMOS. Với pMOS, lỗ trống trôi nhanh hơn khi mạng bị nén dọc theo dòng. Vậy nén có lợi cho pMOS. Đảo lại thì thường có hại, nên khó dùng một kiểu ứng suất cho cả hai.

Ứng suất đổi cấu trúc dải năng lượng của silicon: với electron, kéo giãn tách mức năng lượng của các thung lũng, nên electron dồn vào thung lũng có khối lượng hiệu dụng nhỏ hơn (electron nhẹ hơn khi chuyển động dọc kênh), đồng thời giảm tán xạ giữa các thung lũng; với lỗ trống, nén dọc kênh làm dải hóa trị biến dạng và khối lượng hiệu dụng nhỏ đi (kiến thức chuẩn). Kết luận ứng với kênh silicon thường dùng, ứng suất dọc theo dòng, mức vừa phải; hướng tinh thể hay hướng ứng suất khác có thể khác. Hình định tính, không số.

Ở pMOS, SiGe mọc ở nguồn và máng ép kênh, nên lỗ trống chạy nhanh hơn

Nguyên tử germanium to hơn silicon, nên SiGe ở hai đầu kênh nở ra và nén kênh pMOS.

Ở thế hệ 90 nm, Intel khoét lõm nguồn và máng của pMOS rồi cho mọc vào đó SiGe (silicon pha germanium). Nguyên tử germanium to hơn silicon nên SiGe có hằng số mạng lớn hơn; nền silicon giữ lại nên SiGe đẩy vào kênh ở giữa, nén kênh.

Xem lời đọc

Ta xét pMOS, cần nén kênh dọc theo dòng. Kênh nằm giữa nguồn và máng, nên nguồn và máng có thể ép vào hai đầu kênh. Si ghe là hợp kim của silicon và ghéc ma ni. Intel khoét lõm chỗ nguồn và máng, rồi mọc si ghe vào đó. Nguyên tử ghéc ma ni to hơn nguyên tử silicon, nên si ghe muốn nở ra. Nở ra thì nó ép vào kênh từ hai đầu, tạo ứng suất nén. Kênh bị nén nên lỗ trống trôi nhanh hơn, và dòng của pMOS lớn hơn.

Mọc tinh thể SiGe lên nền silicon gọi là epitaxy; SiGe giữ khoảng cách mạng của nền silicon theo phương ngang nên bị nén và ép ngược lại vào kênh (kiến thức chuẩn). Intel công bố ở IEDM 2002 (lần đầu, Thompson) và IEDM 2003 (bản sản xuất hàng loạt, Ghani và cộng sự); A5 ghi Intel là hãng đầu tiên đưa vào sản xuất hàng loạt (90 nm); A5 nêu sản phẩm Pentium 4 Prescott đầu 2004, các nguồn thứ cấp lệch 2003–2004 nên lời không nêu năm. Mức tăng do hãng công bố: dòng bật pMOS tăng khoảng 25 % (tóm tắt Real World Tech, nguồn thứ cấp), chỉ Đọc thêm. Hình không theo tỉ lệ; nguồn, máng vẽ nông hơn thật.

Ở nMOS, lớp SiN căng phủ lên trên kéo giãn kênh, nên electron chạy nhanh hơn

Lớp SiN được tạo ra với ứng suất kéo sẵn, phủ lên nMOS và kéo giãn kênh theo chiều dòng.

Ở thế hệ 90 nm, Intel phủ lên nMOS một lớp dày silicon nitride (silic nitrua, SiN) được tạo ra với ứng suất kéo sẵn. Lớp này muốn co lại và kéo giãn kênh theo chiều dòng.

Xem lời đọc

Ta xét nMOS, cần kéo giãn kênh dọc theo dòng. Ở thế hệ chín mươi na nô mét, Intel phủ lên transistor một lớp si li con ni trai. Lớp này được tạo ra với ứng suất sẵn, nên nó luôn muốn co lại. Nó bám vào transistor và kéo kênh dãn ra theo chiều dòng. Kênh bị kéo giãn nên electron trôi nhanh hơn. Dòng của nMOS vì vậy lớn hơn mà kênh không phải nhỏ thêm.

Lớp này nằm sau silicide, trước tiếp xúc, thường gọi là lớp dừng khắc tiếp xúc (contact etch stop); Intel làm dày lớp này hơn gấp đôi (tóm tắt Real World Tech, nguồn thứ cấp). Mức tăng do hãng công bố: dòng bật nMOS tăng khoảng 10 %, độ linh động electron khoảng 20 %; các số đo khác nhau, không so trực tiếp. Lực truyền qua vách cổng và nguồn/máng, lớp SiN không kéo trực tiếp vào kênh. SiN quy trình này không đúng hợp thức Si₃N₄ nên ghi SiN. Hình không theo tỉ lệ.

Dual-stress liner: hai lớp SiN, một lớp kéo cho nMOS và một lớp nén cho pMOS trên cùng chip

Một chip có cả nMOS lẫn pMOS nên IBM và AMD phủ hai lớp SiN khác loại ứng suất, mỗi lớp đúng chỗ.

Dual-stress liner (hai lớp phủ ứng suất) của IBM và AMD gồm hai lớp SiN: lớp có ứng suất kéo phủ nMOS, lớp có ứng suất nén phủ pMOS. Nhờ vậy cả hai loại transistor trên cùng một chip đều được ứng suất đúng chiều có lợi.

Xem lời đọc

Trên một chip có cả nMOS lẫn pMOS, nên cần cả kéo giãn lẫn nén. IBM và AMD dùng hai lớp phủ ứng suất, mỗi lớp là si li con ni trai. Một lớp có ứng suất kéo giãn, phủ lên nMOS. Lớp kia có ứng suất nén, phủ lên pMOS. Nhờ vậy mỗi loại transistor được ứng suất đúng chiều có lợi cho nó. Kết quả là cả hai loại hạt tải trên cùng một chip đều trôi nhanh hơn.

Cách làm (khái quát): phủ lớp kéo, khắc bỏ ở pMOS, rồi phủ lớp nén, khắc bỏ ở nMOS; thứ tự và lớp che tùy công nghệ. IBM và AMD công bố tại IEDM tháng 12/2004 (nguồn báo chí thứ cấp: The Register, EDN); công nghệ làm trên nền SOI (silicon trên oxit), chip AMD Athlon 64 90 nm dự kiến đầu 2005. Hình không theo tỉ lệ.

Silicon căng tăng tốc độ transistor mà không đổi kích thước hay điện áp cấp

Cải thiện là transistor nhanh hơn với cùng kích thước và cùng điện áp cấp; hãng công bố mức tăng đến 24 %.

Khi ứng suất đúng chiều, độ linh động tăng nên transistor nhanh hơn mà kích thước và điện áp cấp giữ nguyên. IBM và AMD công bố tốc độ transistor tăng đến 24 %.

Xem lời đọc

Cải thiện là transistor nhanh hơn, mà kích thước và điện áp cấp giữ nguyên. Khi ứng suất đúng chiều, độ linh động tăng cho cả electron và lỗ trống. IBM và AMD công bố tốc độ transistor tăng đến hai mươi bốn phần trăm. Đó là mức cao nhất do hãng tự công bố, với công nghệ của họ. Mức tăng thật phụ thuộc thiết kế và cách đo. Vậy silicon căng cho ta tốc độ mà không cần thu nhỏ thêm.

Số 24 % là mức cao nhất do IBM và AMD tự công bố tháng 12/2004 cho dual-stress liner, nguồn báo chí thứ cấp (The Register 13/12/2004, EDN, eWeek), chưa mở bài IEDM gốc; mức tăng thật phụ thuộc thiết kế, loại transistor và cách đo, không thể áp cho mọi chip. Intel công bố số riêng cho SiGe và SiN (cảnh 4, 5 Đọc thêm); các số không cộng được. Hình cột chỉ vẽ tỉ lệ 100 và 124 để so, không phải dữ liệu đo.

Oxit cổng đã chỉ còn vài lớp nguyên tử nên electron xuyên hầm và cổng rò

Ứng suất không làm oxit cổng dày lên; ở oxit rất mỏng, electron lọt qua và cổng rò dòng.

Ứng suất tăng tốc hạt tải nhưng không đổi oxit cổng: ở thế hệ 90 nm của Intel, lớp này chỉ còn khoảng 1,2 nm, vài lớp nguyên tử. Electron có thể tunneling (xuyên hầm) qua lớp mỏng như vậy dù không đủ năng lượng để vượt, nên cổng rò dòng.

Xem lời đọc

Ứng suất giúp hạt tải chạy nhanh hơn, nhưng không đổi độ dày của ô xít cổng. Để cổng nắm kênh chặt, ô xít cổng đã mỏng dần qua các thế hệ. Đến thế hệ chín mươi na nô mét của Intel, nó chỉ còn vài lớp nguyên tử. Electron có thể xuyên hầm, tức lọt qua lớp mỏng dù không đủ năng lượng để vượt. Khi đó electron chạy từ kênh qua ô xít lên cổng, dù cổng chỉ cần giữ điện áp. Đây là dòng rò cổng, làm chip hao điện dù không chuyển mạch. Vậy ứng suất giúp hạt tải nhanh, nhưng chưa chữa được dòng rò cổng.

1,2 nm là bề dày vật lý SiO₂ của Intel 90 nm, chiều dài cổng 45 nm (A5; Ghani và cộng sự, IEDM 2003). Xuyên hầm là hiệu ứng lượng tử, xác suất giảm rất nhanh khi oxit dày lên; hình vẽ oxit dày hơn thật. Electron đi từ kênh lên cổng, dòng điện quy ước ngược lại. Khi cổng đang được cấp điện áp (nMOS bật), dòng rò chảy liên tục dù chip không xử lý gì. Hình định tính, không số dòng.
Số liệu