Tụ MOS và điện tích bề mặt

Cổng loại n rất nhiều có mức Fermi sát E_C của chính nó, còn đế loại p có mức Fermi sát E_V. Nếu nối thẳng cổng với đế (V_G = 0), mức Fermi hai bên bằng nhau và dải silicon bị cong. Muốn dải phẳng phải hạ điện áp cổng xuống V_FB, đúng bằng chênh lệch work function (hàm công thoát) giữa cổng và đế, với hình này là 1,03 V. Đó là khoảng cách từ E_F đến E_C của đế.

Từ V_FB trở đi, điện áp cổng chia thành ba phần: V_G = V_FB + ψ_s + V_ox, với ψ_s là độ cong dải ở bề mặt silicon và V_ox là điện áp rơi trên oxit. Mô hình bỏ qua điện tích trong oxit, nên V_FB chỉ do chênh lệch hàm công thoát.

Ở V_G = −1,5 V, dải bị cong lên chỉ 0,079 eV ở bề mặt (ψ_s = −0,079 V). Nồng độ lỗ trống phụ thuộc hàm mũ vào độ cong này: e^0,079/0,0259 ≈ 21, nên bề mặt có 1,6×10¹⁹ cm⁻³ lỗ trống so với 7,4×10¹⁷ cm⁻³ trong đế.

Phần điện áp cổng vượt quá V_FB là −0,47 V, trong đó 0,39 V rơi trên oxit và chỉ 0,08 V rơi trong silicon. Gần như toàn bộ điện áp rơi trên oxit, nên ở tích lũy tụ MOS cư xử gần như một tụ phẳng với điện dung C_ox.

Số liệu ở đây là cân bằng một chiều. Lớp tích lũy thật mỏng đến mức hiệu ứng lượng tử bắt đầu đáng kể, mô hình bỏ qua điều đó.

Điện tích trong vùng nghèo bằng điện tích của các ion B⁻ trong bề rộng W: Q_s = −q·N_A·W. Với N_A = 7,44×10¹⁷ cm⁻³ và W = 22 nm, Q_s = −0,27 µC/cm², đúng bằng điện tích dương trên cổng. Dải ở bề mặt cong xuống 0,31 eV (ψ_s = 0,31 V).

Ở trạng thái này nồng độ electron sát oxit chỉ cỡ 2,4×10⁷ cm⁻³, nhỏ hơn nhiều so với 4,2×10¹² cm⁻³ lỗ trống còn sót ở đó: bề mặt đã nghèo cả hai loại hạt tải.

Ở V_G = 0,43 V, thấp hơn ngưỡng 0,05 V, dải bề mặt cong xuống 0,90 eV, nồng độ electron sát oxit đạt 2,0×10¹⁷ cm⁻³, bằng khoảng 0,27 N_A. Phần electron chỉ chiếm cỡ 0,4% điện tích trong silicon; phần còn lại vẫn là ion B⁻ của vùng nghèo rộng 39 nm. Vì vậy hình phóng đại số electron để thấy được.

Ở tụ MOS đứng riêng, nguồn electron chỉ là cặp sinh bằng nhiệt trong silicon, nên lớp đảo cần thời gian để đầy lên. Hình chỉ cho thấy từng cặp được sinh và tách; nhịp xuất hiện của các cặp là minh họa, không phải thời gian thật. Thời gian thật cỡ từ giây đến hàng giờ ở silicon sạch; ở linh kiện thật, electron đến rất nhanh từ vùng nguồn và máng.

Gọi φ_F = 0,469 V là khoảng cách từ mức giữa vùng cấm đến E_F trong đế. Dải cong xuống 2φ_F = 0,937 V thì mức giữa vùng cấm ở bề mặt thấp hơn E_F đúng φ_F: bề mặt loại n với nồng độ electron đúng bằng nồng độ lỗ trống của đế, hình ảnh gương của đế loại p. E_C ở bề mặt vẫn cách E_F 0,09 eV chứ chưa chạm E_F.

V_T = V_FB + 2φ_F + V_ox = −1,029 + 0,937 + 0,571 ≈ 0,48 V. Ở ngưỡng, electron chỉ chiếm cỡ 1,4% điện tích trong silicon, vì chúng nằm trong lớp rất mỏng; phần còn lại là ion B⁻ của vùng nghèo rộng 40 nm.

Từ 0,43 V lên 0,48 V, điện tích cổng chỉ tăng khoảng 3% (0,467 lên 0,481 µC/cm²) nhưng nồng độ electron sát oxit tăng gần 4 lần (2,0×10¹⁷ lên 7,44×10¹⁷ cm⁻³), vì nó phụ thuộc hàm mũ vào độ cong dải. Đây là một cách định nghĩa ngưỡng, còn có cách khác như ngoại suy từ đường dòng. V_T = 0,48 V của tụ này gần V_t = 0,47 V mà bài sau xác định cho NMOS mẫu bằng dòng hằng, vì tụ dùng đúng pha tạp ròng bề mặt giữa kênh và oxit 4,1 nm của NMOS mẫu. Hai số khác nhau ở định nghĩa (nồng độ electron bằng N_A so với dòng hằng) và ở cấu trúc (tụ có đế đồng nhất, không có giếng và halo).

Điện tích trong silicon Q_s gồm phần ion B⁻ của vùng nghèo và phần electron của lớp đảo. Ở V_T, electron chỉ chiếm khoảng 1,4% Q_s. Ở V_G = 1,28 V, Q_s = −1,05 µC/cm², trong đó electron chiếm khoảng 52% (−0,55 µC/cm²) và ion B⁻ khoảng 48% (−0,50 µC/cm²). Hai tỉ lệ này được tính thêm bằng cách lấy tích phân từ hồ sơ nồng độ của bộ giải.

Lớp electron mỏng vì nồng độ của nó giảm theo hàm mũ khi rời bề mặt: n giảm xuống dưới N_A/10 sau cỡ 3,5 nm (dưới N_A sau cỡ 2,2 nm). Lớp mỏng đó che chắn điện trường, nên vùng nghèo hầu như không rộng thêm. Mô hình bỏ qua hiệu ứng lượng tử của lớp đảo, nên độ dày thật còn lệch so với con số này.

Hình mô tả điện áp cổng quét chậm, luôn ở cân bằng. Vùng nghèo 42 nm lớn hơn W_max = 40 nm của sách giáo khoa vì sách coi ψ_s bị ghim ở 2φ_F, còn thực tế ψ_s vẫn tăng chậm (đến 1,06 V) nên vùng nghèo giãn thêm vài nm. Nếu điện áp đổi nhanh hơn tốc độ sinh cặp, vùng nghèo tạm sâu hơn, cỡ 52 nm ở 1,28 V (ước lượng), rồi co về 42 nm khi electron kịp tụ lại.

Điện dung tần số thấp chia cho C_ox bằng 0,90 ở V_G = −1,5 V, giảm xuống cực tiểu khoảng 0,25 quanh V_G = 0,35 V rồi lên 0,96 ở V_G = 1,5 V. Tần số thấp nghĩa là electron kịp sinh ra theo điện áp.

Giả thiết của mô hình: cổng n⁺ poly-Si có hàm công thoát bằng ái lực electron của silicon, oxit SiO₂ dày 4,1 nm với hằng số điện môi 3,9, đế p với N_A = 7,44×10¹⁷ cm⁻³ ở 300 K, giải một chiều phương trình Poisson–Boltzmann. Bỏ qua: lượng tử hóa lớp đảo, suy giảm cổng poly, điện tích oxit và điện tích bẫy, dòng rò qua oxit, điện trở nối tiếp, và điện dung ở tần số cao.